| 主权项 |
1.一种相关于由半导体记忆器晶片之时钟脉波产 生器所输 出DRAM (dynomic randomaccess memory动态随意进接记 忆器)资料进接时钟脉波序列定时,以控制DRAM恢复 时钟 脉波序列定时之方法,此晶片具有至少一DRAM以储 存资料 于晶片以及一小高速记忆器(cache)于晶片以对晶片 取还 或储存运作进接资料于DRAM,包含下列步骤:当资料 取还 完成于小高速记忆器cache时乃以时钟脉波产生器 启动 DRAM恢复时钟脉波序列,以重叠DRAM恢复与cache中之 资 料取还。2.一种相关于由半导体记忆器晶片之时 钟脉波产生器所输 出DRAM资料进接时钟脉波序列定时,以控制DRAM恢复 时钟 脉波序列定时之方法,此晶片具有至少一DRAM以储 存资料 于晶片以及一小高速记忆器(cache)以对晶片中资料 之取 还或储存运作进接资料于DRAM,包含下列步骤:当晶 片实 施取还运作时于cache中取还一或较多之资料数元 以因应 于记忆器以资料取还要求,藉在取还步骤期间之时 钟脉波 产生器而启动DRAM恢复时钟脉波序列,以控制DRAM恢 复使 DRAM准备次一取还或储存运作,在取还步骤之完成 前结束 对取还运作之DRAM恢复,以重叠DRAM恢复与cache中资 料 之取还。3.根据申请专利范围第2项之对半导体记 忆器晶片之运作 定时中,另外包含下列步骤:定时于由晶片对储存 运作之 时钟脉波信号DRAM进接序列之启动作为由晶片之次 一进接 运作,以当DRAM恢复完全重叠对取还运作之SRAM(static random access memory静态随意进接记忆器)取还进接时 ,紧随对前晶片运作cache之取还进接。4.根据申请 专利范围第3项之对半导体记忆器晶片之运作 定时中,另外包含下列步骤:提供静态随意进接记 忆器 SRAM阵列作为晶片上之cache。5.根据申请专利范围 第4项之对半导体记忆器晶片之运作 定时中,另外包含下列步骤:此外提供一误差检测 与改正 电路ECC(error correctingcircuit)于由时钟脉波信号所 控制双向径路中之DRAM与SRAM之间,以用于晶片之DRAM 取 还运作与DRAM储存运作二者,其中自SRAM至DRAM之径路 在 SRAM中资料数元之取还进接期间系用作DRAM之恢复 。6.一种相关于对cache资料进接定时之控制DRAM恢 复定时 之方法,此定时系受由半导体记忆器中时钟脉波产 生器所 提供之DRAM恢复时钟脉波序列所控制,包含至少一 动态随 意进接记忆器(DRAM)以储存资料于晶片以及一小高 速记忆 器(cache)于晶片上以对储存于晶片中资料之取还或 储存 运作进接DRAM之资料,包含下列步骤:在SRAM系以自 DRAM 之资料加载时与在完成资料进接于SRAM前之间之取 还进接 资料于SRAM中之期间,启动DRAM恢复时钟脉冲序列之 产生 ,以获得至少一部份之DRAM恢复与SRAM中资料进接之 重叠 。7.一种于对半导体记忆器晶片之运作定时中具 有至少一动 态随意进接(DRAM)阵列与一小高速记忆器(cache)于晶 片 ,及若干接头以接收若干二进位址信号与至少由晶 片外部 产生之一资料信号,连接至接头之晶片中之若干电 路以接 收定址于横排储存数元于DRAM中之某些位址信号, 晶片上 之诸其它电路以自定址之横排选择副排并转输此 副排至 cache资料选择电路以接收其它位址信号俾选择资 料位置 以储存至少一资料数元以供取还或储存运作于 cache,以 及一资料转输连接于晶片以内以连接cache中选出 之资料 数元位置至诸接头之一以转输资料于选出资料数 元位置与 其连接之间之任一方向,包含下列步骤:产生时钟 脉波信 号之资料进接序列以控制晶片上诸电路之运作定 时,俾选 择DRAM中之横排与自选出之横排选择副排及转输副 排至 cache,以及藉取还或储存于选出位置中副排中之一 或较 多资料数元而进接cache中之资料且转输此资料数 元于 cache与资料接头之间,以及产生一时钟脉波信号之 DRAM 恢复序列以控制晶片上诸电路之运作定时俾获得 DRAM恢复 至使DRAM能以使用次一资料进接运作之既定状态, 以及一 俟或紧接完成产生时钟脉波信号之资料进接序列 后一些系 在cache业经以对cache中取还资料之副排加载后一即 行启 动时钟脉波信号之DRAM恢复序列。8.根据申请专利 范围第7项之对半导体记忆器晶片之运作 定时中,另外包含下列步骤:在起动cache中之资料取 还 后,定时于时钟脉波信号之DRAM恢复序列之启动。9. 根据申请专利范围第7或第8项之对半导体记忆器 晶片之 运作定时中,另外包含下列步骤:在cache中之资料取 还 结束前完成DRAM恢复,以由晶片对取还运作重叠资 料进接 与恢复。10.根据申请专利范围第7项之对半导体记 忆器晶片之运作 定时中,另外包括下列步骤:一俟cache中资料取还完 成 时即藉启动时钟脉波信号之资料进接序列,而起动 对次一 取还运作于晶片中之资料进接。11.根据申请专利 范围第7项之对半导体记忆器晶片之运作 定时中,另外包含下列步骤:藉启动DRAM恢复序列而 终止 时钟脉波信号之DRAM资料进接控制序列。12.根据申 请专利范围第7项之对半导体记忆器晶片之运作 定时中,另外包含下列步骤:定时于由晶片对取还 或储存 运作之时钟脉波信号DRAM进接序列之启动作为由晶 片之次 一进接运作,以紧随对前晶片运作cache之取还进接, 其 中DRAM恢复对前取还运作完全重叠cache取还进接。 13.根据申请专利范围第1项之对半导体记忆器晶片 之控制 DRAM恢复时钟脉冲序列之方法,另外包含下列步骤: 输入 至晶片:-DRAM位址定时控制信号与-cache位址定时控 制 信号以及一取还/储存状态信号。藉AND电闸之输出 一当 此电闸接收:取还/储存状态信号之取还状态以及 并无 DRAM定址状态对DRAM位址定时控制信号时一而启动 DRAM恢 复时钟脉波序列。14.根据申请专利范围第13项之 对半导体记忆器晶片之控 制DRAM恢复时钟脉冲序列之方法,另外包含下列步 骤:藉 另-AND电闸之输出-当此电闸接收:取还/储存状态信 号之取还状态及并无cache位址状态对cache位址定时 控制 信号以及并无DRAM位址定时控制信号时-而启动DRAM 恢复 时钟脉波序列,以及具有对晶片之取还运作不同于 对储存 运作之时限。15.一种于一半导体记忆器晶片中控 制启动DRAM复时钟脉 冲序列之装置,具有至少一动态随意进接记忆器( DRAM)阵 列与一小高速记忆(cache)于晶片上,以及若干接头 以接 收二进位址,资料与定时信号,提供至接头之定时 信号包 含:取还/储存状态信号、DRAM副排定址之定时信号 以指 示有关DRAM定址状态或DRAM恢复状态之制约,以cache 资 料定时信号以指示cache定址状态之有无制约,以及 连接 至少诸接头之一至cache之装置以转输资料于cache中 选出 资料数元(诸)位置与接头之间之任一方向,包含:第 一 组之延迟电路依次连接以产生时钟脉冲信号俾定 时于-选 择以及自DRAM副排转输资料至cache。第二组之延迟 电路 依次连接以产生时钟脉冲信号俾对涉及定时之次 一DRAM运 作定时于DRAM恢复以自cache转输资料至DRAM副排,第 一 装置以当DRAM副排位址定时信号指示DRAM定址状态 之存在 ,与取还/储存状态信号指示取还状态之存在时,对 晶片 中取还运作启动DRAM恢复时钟脉冲序列,此启动DRAM 恢复 时钟脉波序列系活化DRAM恢复以重叠在cache资料定 时信 号存在期间cache中资料之取还,以及第二装置以当 DRAM 副排位址定时信号指示DRAM恢复状态之制约,与取 还/储 存状态信号指示储存状态之存在。以及cache资料 定时信 号指示cache定址状态并无制约时,对晶片中储存运 作启 动DRAM恢复时钟脉冲序列,此启动DRAM恢复时钟脉冲 序列 系活化DRAM恢复以极少或竟无重叠cache中资料之储 存, 以导致储存运作时间不同于晶片之取还运作时间 。16.一种于一记忆系统中具有若干半导体晶片、 各晶片包 含至少一DRAM(dynomic randomaccess memory array动态 随意进接记忆器阵列)与一小cache(高速记忆器),转 输 资料于各DRAM与其cache之间之装置,以获得外部进接 至 储存于cache之资料,此外各晶片具有若干接头以接 收二 进位址,资料与诸控制信号,诸控制信号包含:取还/ 储 存RE(重置赋能)信号,具有进接位准与DRAM恢复位准 之 横排位址定时信号RAS(row address timingsignal),转 换RAS信号至其用以定时于资料之转输自DRAM至其 cache之 进接位准,转换RAS信号至其用以定时于资料之转输 自 cache至其DRAM之DRAM恢复位准,具有阻止位准以防资 料 进接于cache与使用开关以控制进接cache之资料定时 之纵 列进接定时信号CAS(column access timingsignal),时 钟脉波产生装置于各晶片提供进接时钟脉波信号 以定时于 资料之转输自DRAM至cache以及提供恢复时钟脉波信 号以 控制资料转输自cache至DRAM,包含:波形产生装置于 记 忆控制器MC (memory controller)以产生RAS与CAS波形, RAS波形系以进接控制部分继以DRAM恢复定时部分所 产生 ,而CAS波形则系以cache进接定时信号继以无进接定 时信 号一在以期间至无资料之进接完成于cache中一而 产生, 时钟脉冲信号产生装置于各晶片以产生定时信号 俾控制 DRAM进接与恢复运作,此系藉下列装置而实施,包含: 当 接收之RAS波形提供恢复定时部分与CAS波形提供非 进接定 时控制信号,而同时资料储存状态系由取还/储存 状态信 号所提供时之启动DRAM恢复运作之装置,以及当此 RAS波 形提供恢复定时信号与CAS波形提供资料进接定时 控制信 号,而同时资料取还状态系由取还/储存状态信号 所提供 时,该启动装置则另行启动DRAM恢复运作以获得较 各晶片 中储存资料时间为短之取还资料。17.根据申请专 利范围第16项之对储存于记忆系统中取还 资料缩短定时之装置,另外包含:记忆器缓冲装置 以储存 以并联连接至记忆系统晶片之资料单位,记忆资料 滙流排 以转输资料单位于记忆控制器MC(memorycontroller)与 记 忆缓冲器之间,以及于无资料之转输于诸连续资料 单位之 间以缩灭或避免间隙时间之装置,当资料单位受取 还于记 忆系统时资料乃转输于记忆资料滙流排。18.根据 申请专利范围第16项之对储存于记忆系统中取还 资料缩短定时之装置,另外包含:记忆取还缓冲器 置与记 忆储存缓冲器装置,各缓冲器装置以并联连接至记 忆系统 中之晶片,各缓冲器装置能以储存资料单位自(或) 转输 资料单位至诸晶片,记忆控制器(MC)滙流排装置以 发送 资料单位至(以及接收资料单位自)缓冲器装置,以 及 RAS控制装置以控制晶片中资料之取还进接俾重叠 晶片中 之资料取还与由晶片之恢复,以供次一进接而减少 或竟避 免转输时间间隙于滙流排装置,在此期间并无资料 转输于 诸资料单位间之滙流排装置以对提至MC之连续记 忆取还要 求作连续之进接于记忆系统。19.一种相关储存资 料于电脑记忆系统之时间以缩短对取 还资料时间之方法,此记忆系统具有若干半导体晶 片,各 晶片包含至少一动态随意进接记忆器阵列(DRAM)与 一小 高速记忆器阵列(cache),以及于各晶片中转输资料 于 各DRAM与其cache间之装置,以获得较快速之外部进接 至 储存于cache中之DRAM资料,包含自记忆系统中任何进 接 晶片上之cache重叠取还资料与相关cache之DRAM恢复, 而 不具有对晶片上各储存进接资料之相同之重叠以 获得对取 还资料较对晶片上储存资料为短之时间。20.一种 产生波形以驱动若干记忆器晶片于电号脑记忆系 统之方法,各晶片包含至少一动态随意进接储存器 阵列( RRAM)与一小高速记忆器阵列(cache),各记忆器晶片 需活性时间以转输资料自DRAM至其cache以进接cache 中之 资料,此外各晶片亦需DRAM恢复时间以备晶片为其 次一资 料进接,包含:检测各记忆要求以决定其是否为一 取还或 储存要求,对记忆取还进接,对记忆储存进接以及 对DRAM 恢复,储存不同之时间数値,对各记忆要求以两部 分产生 晶片控制信号,以分别控制晶片资料之进接与自进 接之晶 片恢复,包含:依据该要求是否为取还或储存要求 而使用 非为对取还进接时间値即为对储存进接时间値而 提供该第 一部份,以获得对取还资料较对储存资料为短之时 间,以 及藉使用DRAM恢复时间値于紧随第一部分后提供第 二部分 ,而后要求次一进接要求以产生次一晶片控制信号 。21.根据申请专利范围第20项之产生波形以驱动 若干记忆 器晶片于电脑记忆系统之方法,另外包含:发射晶 片控制 信号至记忆系统中之晶片以控制各取还与储存进 接,其中 该第一部分系控制晶片中之进接资料而第二部分 则控制由 晶片之恢复以赋能于其次一进接。22.一种产生波 形以驱动电脑记忆系统中之若干记忆器晶 片之方法,各晶片包含至少-动态随意进接储存器 阵列( DRAM)与一小高速记忆器阵列(cache),各记忆器晶片 需活性时间以转输资料自DRAM至其cache以及进接 cache中 之资料,此外各晶片亦需DRAM恢复时间以备晶片为 其次一 资料之进接,包含:检测各记忆要求以决定其是否 为一取 还或储存要求,对记忆取还进接储存第一时间値, 对记忆 储存进接储存第二时间値,以及对自进接之晶片恢 复储存 第三时间値,对各记忆要求以两部分产生晶片控制 信号, 包含:藉使用非为对取还要求之第一时间値即为使 用对储 存要求之第二时间値而产生第一部分以允许第一 部分具有 对取还资料较对储存资料为短之时间,以及藉使用 第三时 间値而产生第二部分,以在要求次一记忆进接要求 前具有 充份之时间以作DRAM恢复俾对次一晶片进接启动产 生次一 晶片控制信号。23.根据申请专利范围第22项之产 生波形以驱动电脑记忆 系统中之记忆器晶片之方法,另外包含:定位时钟 脉波信 号产生装置于各晶片以产生定时信号俾控制DRAM进 接与恢 复运作,包含:当接收之RAS波形系提供恢复定时部 分与 CAS波形系提供非进接定时控制信号,而同时资料储 存状 态系由取还/储存状态信号所提供时,启动DRAM恢复 运作 ,以及当RAS波形系提供恢复定时信号与CAS波形提供 资料 进接定时控制信号,而同时资料取还状态系由取还 /储存 状态信号提供时,启动DRAM恢复运作以获得对取还 资料较 对各晶片中储存资料为短之时间。24.根据申请专 利范围第22项之产生波形以驱动电脑记忆 系统中之若干记忆器晶片,另外包含:接收对记忆 储存进 接之记忆要求以于记忆系统中储存较小于最大容 积资料单 位之分数式资料单位作为最大序列之并联运作而 可储存于 晶片中。使用第四时间値以对储存分数式资料单 位之记忆 要求产生晶片控制信号之第一部分,使此第四时间 値少于 第二时间値以造成对储存分数式资料单位波形之 第一部分 |
