积体电路之复晶矽负载电阻结构及其制造方法

摘要

本发明是关于一种利用复晶矽格子（grid polysilicon）来形成具有高复数晶矽负载电阻之静态随机存取记忆体的制造方法，特别是在复晶矽负载电阻器之底层形成「复晶矽格子」，所述复晶矽格子之几何形状将提供较大的表面积，因此能增加负载电阻器的有效长度（effective load resistor length），同时，一个复晶矽格子提供一对背对背的二极高（a pair of back to back diode），因此能提供非常高的负载电阻（load resistance）。另一方面，所述复晶矽格子之厚度亦能调整后续构成负载区电阻器之二极体对偶链（diode chain）之穿透电压(punchthrough voltage)，吾人可跟据电路的实际需要调整所述复晶矽格子之厚度以达到吾人所欲之负载电压。

主权项

1.一种积体电路之复晶矽负载电阻的制造方法,系包括:a.在半导体基板上形成金氧半场效电晶体;b.沈积一层第一介电层,并利用微影技术和蚀刻技术蚀刻所述第一介电层以形成接触窗;c.沈积一层复晶矽于所述第一介电层上,并利用微影技术和蚀刻技术蚀刻该复晶矽以形成复晶矽局部连线和复晶矽格子;d.沈积一层第二介电层于所述复晶矽之整个表面;e.沈积一层无搀杂的复晶矽于所述第二介电层表面;f.对所述无搀杂的复晶矽进行全面性的离子布植,以形成由二极体构成之对偶链(diode chain);以及g.形成电源连线。2.如申请专利范围第1项所述之方法,其中所述积体电路为静态随机存取记忆体(SRAM)。3.如申请专利范围第1项所述之方法,其中所述复晶矽,其厚度介于500到3000埃之间。4.如申请专利范围第1项所述之方法,其中步骤f中对所述无搀杂的复晶矽进行全面性的离子布植,系利用一次离子布植所达成。5.如申请专利范围第4项所述之方法,其中步骤f中对所述无搀杂的复晶矽进行全面性的离子布植时,其离子布植剂量系小于1E14原子/平方公分,而离子布植能量则介于30到40keV之间。6.如申请专利范围第1项所述之方法,其中所述负载电阻,其负载电阻値系介于10G到1000G之间。7.如申请专利范围第1项所述之方法,其中所述第一介电层为二氧化矽。8.如申请专利范围第1项所述之方法,其中所述第二介电层为二氧化矽。9.一种积体电路复晶矽负载电阻的结构,系包括:在半导体基板上形成复数个格状区(grid);覆盖包围各格状区整个表面之介电层;及覆盖所述介电层,而由不同传导型态之复晶矽所构成之二极体对偶链(diode chain)。10.如申请专利范围第九项所述之结构,其中所述格状区之材料为复晶矽。11.如申请专利范围第九项所述之结构,其中所述格状区,其厚度介于500到3000埃之间。12.如申请专利范围第九项所述之结构,其中所述介电层之剖面呈顺应格状区轮廓之构形(conformal profile)。13.如申请专利范围第九项所述之结构,其中所述二极体对偶链,系对所述复晶矽进行一次全面性的离子布植所形成,其离子布植剂量系小于1E14原子/平方公分,而离子布植能量则介于30到40keV之间。14.如申请专利范围第九项所述之结构,其中所述负载电阻,其负载电阻値系介于10G到1000G之间。15.如申请专利范围第九项所述之结构,其中所述格状区包括有:一介电层,形成在半导体基板之金氧半场效电晶体之闸极上;一复晶矽层,形成所述介电层上,并利用微影技术和蚀刻技术蚀刻该复晶矽,而形成复晶矽局部连线和复数个复晶矽格子。16.如申请专利范围第十五项所述之结构,其中所述介电层为复晶矽间氧化层。图示简单说明:图一是先前技艺的制程剖面示意图;图二到图八是本发明之实施例的制程剖面示意图。图二是在矽半导体基板上形成金氧半场效电晶体之闸氧化层和闸极后的制程剖面示意图,所述闸极由第一复晶矽组成;图三是沈积一层第一复晶矽间氧化层,并利用微影技术和蚀刻技术蚀刻所述第一复晶矽间氧化层以形成接触窗后的制程剖面示意图(所述接触窗未显示于图示);图四是沈积一层第二复晶矽,并利用微影技术和电浆蚀刻技术蚀刻所述第二复晶矽以形成复晶矽局部连线和「复晶矽格子」后的制程剖面示意图(所述复晶矽局部连线未显示于图示);图五是沈积一层第二复晶矽间氧化层后的制程剖面示意图;图六是沈积一层无搀杂的第三复晶矽后的制程剖面示意图;图七是利用N型离子对所述无搀杂的第三复晶矽进行全面性的离子布植以形成负载电阻器N-和负载电阻器后的制程剖面示意图;图八是利用微影技术和离子布植技术形成复晶矽负载电阻器之长度和V连线N+后的制程剖面示意图。