| 主权项 |
1.一种允许一处理器被置于低功率状态中的方法, 包括: 将一滙流排主装置所用之记忆器设定为无法快取, 该记忆器与该滙流排主装置均在一电脑系统中; 当滙流排主装置与记忆器间执行任何滙流排主装 置记忆器操作时,均不设定一滙流排主装置状态(BM _STS)位元;及 将该电脑系统中之处理器置于低功率状态中。 2.如申请专利范围第1项之方法,其中该低功率状态 为一沉睡状态。 3.如申请专利范围第1项之方法,其中该低功率状态 为一C3状态。 4.如申请专利范围第1项之方法,其中该记忆器被耦 合至一在滙流排主装置所执行任何滙流排主装置 存取中并不产生检索周期之记忆次系统。 5.如申请专利范围第4项之方法,其中该滙流排主装 置在滙流排主装置状态位元设定后被允许产生滙 流排主装置之读取及写入操作。 6.一种其上储存有可由一系统执行之指令顺序且 在被该系统执行时促使该系统执行一种方法之电 脑可读媒体,包括: 将一滙流排主装置所用之记忆器设定为无法快取, 该记忆器及该滙流排主装置均在一电脑系统内; 当滙流排主装置与记忆器间执行任何滙流排主装 置记忆器操作时,均不设定一滙流排主装置状态(BM _STS)位元;及将该电脑系统中之处理器置于一低功 率状态中。 7.如申请专利范围第6项之电脑可读媒体,其中该低 功率状态为一沉睡状态。 8.如申请专利范围第6项之电脑可读媒体,其中该低 功率状态为一C3状态。 9.如申请专利范围第6项之电脑可读媒体,其中该记 忆器被耦合至一在该滙流排主装置所执行之任何 滙流排主装置存取中并不产生任何检索周期之记 忆器次系统。 10.如申请专利范围第9项之电脑可读媒体,其中该 滙流排主装置在滙流排主装置状态位元被设定后 被准许产生滙流排主装置之读及写操作。 11.一种允许一处理器被置于低功率状态中的系统, 包括: 一设定为无法快取之记忆器; 一耦合至该记忆器之滙流排主装置;及 一耦合至该记忆器及该滙流排主装置之处理器,其 中在该滙流排主装置与该无法快取记忆器执行记 忆器操作时及该滙流排主装置状态(BM_STS)位元并 未为此等滙流排操作而设定时,该处理器被置于一 低功率状态中。 12.如申请专利范围第11项之系统,其中该低功率状 态为一沉睡状态。 13.如申请专利范围第11项之系统,其中该低功率状 态为一C3状态。 14.如申请专利范围第11项之系统,更包括一耦合至 该记忆器之记忆器次系统,其中该记忆器次系统在 该滙流排主装置所执行之任何记忆器操作中并不 对该处理器产生检索周期。 15.如申请专利范围第14项之系统,其中该滙流排主 装置在一仲裁器除能位元设定后被准许产生滙流 排主装置之读及写操作。 16.一种允许一处理器被置于低功率状态中的方法, 包括: 将滙流排主装置所用之一记忆器设定为可直写快 取,该记忆器及该滙流排主装置均在一电脑系统中 ; 当该滙流排主装置与记忆器间执行记忆器读取操 作时,并不设定该滙流排主装置状态(BM_STS)位元;及 将该电脑系统中之该处理器置入一低功率状态中 。 17.如申请专利范围第16项之方法,更包括在该滙流 排主装置以该记忆器执行记忆器写入操作时设定 该滙流排主装置状态位元。 18.如申请专利范围第17项之方法,其中在该滙流排 主装置以该记忆器执行写入操作时并不将该处理 器置入低功率状态中。 19.如申请专利范围第17项之方法,其中该低功率状 态为一C3状态。 20.如申请专利范围第16项之方法,其中该记忆器被 耦合至一在该滙流排主装置所执行之任何滙流排 主装置读取操作中不对该处理器产生检索周期之 记忆器次系统。 21.如申请专利范围第20项之方法,其中该滙流排主 装置在仲裁器除能位元设定后被准许产生滙流排 主装置读取操作。 22.一种其上储存有可由一系统执行之指令顺序且 在被该系统执行时促使该系统执行一种方法之电 脑可读媒体,包括: 将一滙流排主装置所用之记忆器设定为可直写快 取,该记忆器及该滙流排主装置均在一电脑系统内 ; 当该滙流排主装置与记忆器间执行记忆器读取操 作时,并不设定一滙流排主装置状态(BM_STS)位元;及 将该电脑系统中之处理器置于一低功率状态中。 23.如申请专利范围第22项之电脑可读媒体,更包括 在该滙流排主装置以该记忆器执行记忆器写入操 作时设定滙流排主装置状态位元。 24.如申请专利范围第22项之电脑可读媒体,其中在 该滙流排主装置以该记忆器执行记忆器写入操作 时并不将该处理器置入低功率状态。 25.如申请专利范围第22项之电脑可读媒体,其中该 低功率状态为一C3状态。 26.如申请专利范围第22项之电脑可读媒体,其中该 记忆器被耦合至一在该滙流排主装置执行任何滙 流排主装置读取存取中对该记忆器并不产生检索 周期之记忆器次系统。 27.如申请专利范围第26项之电脑可读媒体,其中该 滙流排主装置在仲裁器除能位元设定后被准许产 生滙流排主装置读取操作。 28.一种允许一处理器被置于低功率状态中的系统, 包括: 一设定为可直写快取之记忆器; 一耦合至该记忆器之滙流排主装置;及 一耦合至该记忆器及该滙流排主装置之处理器,其 中该滙流排主装置在该处理器在一低功率状态中 时不用设定该滙流排主装置状态(BM_STS)位元即被 准许执行记忆器读取操作。 29.如申请专利范围第28项之系统,其中该处理器在 该滙流排主装置以该记忆器执行记忆器写入操作 时并不被置入低功率状态。 30.如申请专利范围第28项之系统,其中在该滙流排 主装置以该记忆器执行记忆器写入操作时设定滙 流排主装置状态位元。 31.如申请专利范围第28项之系统,其中该低功率状 态为一C3状态。 32.如申请专利范围第28项之系统,更包括一耦合至 该记忆器之记忆器次系统,其中该记忆器次系统在 该滙流排主装置执行任何滙流排主装置读取操作 时并不对该记忆器产生检索周期。 33.如申请专利范围第32项之系统,其中该滙流排主 装置在仲裁器除能位元设定后被准许产生滙流排 主装置读取操作。 图式简单说明: 图1所示为按照本发明一实例具有无法快取记忆器 电脑系统之方块图。 图2所示为按照本发明一实例具有直写可快取记忆 器电脑系统之方块图。 |
