| 主权项 |
1.一种在同步记忆元件中用以控制资料输出时点 之方法,具有下列步骤: 根据同步记忆元件的CAS延迟时间为奇数或偶数所 产生的外部读取,改变同步记忆元件内部读取指令 的产生时点。 2.如申请专利范围第1项的方法,其中当CAS延迟时间 为2N+2(N=0、1、2、)时,产生内部读取指令的 时点会比CAS延迟时间为2N+1时所产生的内部读取指 令时点延迟1tCK,1tCK为上述同步记忆元件所施加的 外部时脉周期。 3.如申请专利范围第2项的方法,其中根据内部读取 指令输出多个多个控制讯号,该控制讯号用来控制 启动同步记忆元件的资料输出驱动器。 4.如申请专利范围第3项的方法,其中的多个控制讯 号具有2tCK的时间间隔。 5.如申请专利范围第4项的方法,其根据CAS延迟时间 选择其中的一个控制讯号。 6.一种在同步记忆元件中用以控制资料输出时点 之方法,其中第一控制讯号与第二控制讯号相同, 当同步记忆元件的CAS延迟时间为2N+2(N为0、1、2、 )时由第一控制讯号控制资料输出的时点, 当同步记忆元件的CAS延迟时间为2N+1时由第二控制 讯号控制资料输出的时点。 7.如申请专利范围第6项的方法,其中当CAS延迟时间 为2N+2时藉由接收外部读取指令产生第一内部读取 指令的时点会比CAS延迟时间为2N+1时接收外部读取 指令产生第二内部读取指令的时点延迟1tCK,1tCK为 施加在同步记忆元件的外部时脉周期。 8.如申请专利范围第6项的方法,其中产生第一内部 读取指令到产生第一控制讯号的时间与产生第二 内部读取指令到产生第二控制讯号的时间相同。 图式简单说明: 第1A~1E图是本发明的整体概略图。 第2图是第1A~1E图中所有线路的动作说明波形图。 第3图是使用第1E图中计数线路的输出启动讯号产 生部份的范例。 第4图是第1C图中分频器的范例。 第5图是第4图中2分频线路的范例。 第6图是第1A图中说明的读取指令产生器的具体范 例。 |
