| 主权项 |
1.一种时脉回复电路,包括: 一延迟闩锁回路,接收一输入信号,输出将该输入 信号延迟而来的一第一延迟信号以及多个单元延 迟信号,其中该第一延迟信号的延迟时间是根据一 计数値而决定,每一该些单元延迟信号的延迟时间 皆大于前一个单元延迟信号的延迟时间; 一初始延迟选择电路,根据该些单元延迟信号提供 一初始値至该延迟闩锁回路,做为最初的该计数値 ;以及 一时脉合成电路,根据一输入时脉信号与该第一延 迟信号产生一输出时脉信号,该输出时脉信号的频 率与该输入时脉信号大约相同,而且该输出时脉信 号的责任周期趋近于一预设値。 2.如申请专利范围第1项所述之时脉回复电路,其中 该初始延迟选择电路包括: 一初始时序产生器,根据一致能信号与该输入时脉 信号,产生一初始信号、一取样信号、一时脉选择 信号、以及该测试信号,其中该延迟闩锁回路是在 该初始信号致能时撷取该初始値; 一初始値产生电路,在该取样信号致能时,根据该 些单元延迟信号产生该初始値;以及 一第一多工器,根据该时脉选择信号输出该测试信 号与该输入时脉信号其中之一至该延迟闩锁回路 做为该输入信号。 3.如申请专利范围第2项所述之时脉回复电路,其中 该测试信号改变状态于该致能信号致能之后,该取 样信号致能于该测试信号改变状态之后,该初始信 号致能于该取样信号致能之后,而且该时脉选择信 号改变状态于该初始信号致能之后。 4.如申请专利范围第2项所述之时脉回复电路,其中 该初始値产生电路包括: 一比较器,在该取样信号致能时,根据该些单元延 迟信号产生多个比较信号,其中,若第n个单元延迟 信号不等于第n+1个单元延迟信号,则第n个比较信 号为一第一状态,否则第n个比较信号为一第二状 态,n为正整数;以及 一编码器,根据该些比较信号产生该初始値。 5.如申请专利范围第4项所述之时脉回复电路,其中 该第一状态为逻辑1与逻辑0其中之一,该第二状态 为逻辑1与逻辑0其中不同于该第一状态者。 6.如申请专利范围第2项所述之时脉回复电路,其中 该致能信号为一源极驱动电路的移位暂存器所产 生的闩锁信号。 7.如申请专利范围第1项所述之时脉回复电路,其中 该延迟闩锁回路包括: 一延迟链,提供将该输入信号延迟而来的该第一延 迟信号、一第二延迟信号、以及该些单元延迟信 号,其中该第一延迟信号的延迟时间是根据多个第 一延迟选择信号决定,该第二延迟信号的延迟时间 是根据多个第二延迟选择信号决定; 一相位侦测器,根据该输入时脉信号与该第二延迟 信号的相位差,提供一递增指示信号与一递减指示 信号; 一计数器,输出该计数値,在该初始延迟选择电路 提供的一初始信号致能时撷取该初始値做为该计 数値,并且根据该递增指示信号与该递减指示信号 递增或递减该计数値;以及 一解码电路,根据该计数値产生该些第一延迟选择 信号与该些第二延迟选择信号。 8.如申请专利范围第7项所述之时脉回复电路,其中 该延迟链包括多个延迟单元,第一个延迟单元将该 输入信号延迟后输出,其余每一个延迟单元将前一 个延迟单元的输出信号延迟后输出,此外 该些延迟单元的一第一子集合中的每一个延迟单 元各自根据该些第一延迟选择信号其中之一的指 示而输出该第一延迟信号; 该些延迟单元的一第二子集合中的每一个延迟单 元各自根据该些第二延迟选择信号其中之一的指 示而输出该第二延迟信号; 该些单元延迟信号为该些延迟单元的一第三子集 合的输出信号所组成。 9.如申请专利范围第8项所述之时脉回复电路,其中 每一该些延迟单元皆包括至少一个反相器,该/该 些反相器串接于该延迟单元的输入端与输出端之 间。 10.如申请专利范围第9项所述之时脉回复电路,其 中若该延迟单元属于该第一子集合,则该延迟单元 更包括: 一第一开关,耦接于该/该些反相器其中之一的输 出端,根据对应的该第一延迟选择信号而导通或截 止,于导通时输出该第一延迟信号。 11.如申请专利范围第9项所述之时脉回复电路,其 中若该延迟单元属于该第二子集合,则该延迟单元 更包括: 一第二开关,耦接于该/该些反相器其中之一的输 出端,根据对应的该第二延迟选择信号而导通或截 止,于导通时输出该第二延迟信号。 12.如申请专利范围第7项所述之时脉回复电路,其 中该解码电路包括: 一第一解码器,根据该计数値去掉最低有效位元的 结果产生该些第一延迟选择信号;以及 一第二解码器,根据该计数値产生该些第二延迟选 择信号。 13.如申请专利范围第7项所述之时脉回复电路,更 包括: 一第二多工器,根据该初始延迟选择电路提供的一 时脉选择信号传递该输入时脉信号至该相位侦测 器与该时脉合成电路。 14.如申请专利范围第7项所述之时脉回复电路,更 包括: 一第二多工器,根据该初始延迟选择电路提供的一 时脉选择信号传递该输入时脉信号至该相位侦测 器; 一第三多工器,根据该时脉选择信号传递该输入时 脉信号至该时脉合成电路; 一第四多工器,根据该时脉选择信号输出该输入时 脉信号;以及 一第三除频器,将该第四多工器输出的该输入时脉 信号的频率除以二之后输出为该计数器的操作频 率。 15.如申请专利范围第1项所述之时脉回复电路,其 中该第一延迟信号的延迟时间大约为该输入信号 的半个周期,而且该预设値大约为50%。 16.如申请专利范围第15项所述之时脉回复电路,其 中该时脉合成电路包括: 一第一除频器,将该第一延迟信号的频率除以二之 后输出; 一第二除频器,将该输入时脉信号的频率除以二之 后输出;以及 一互斥或闸,接收该第一除频器与该第二除频器的 输出信号,产生该输出时脉信号。 图式简单说明: 图1为依照本发明较佳实施例所绘示之时脉回复电 路装置方块图。 图2、图3为依照本发明较佳实施例所绘示之时脉 回复电路之信号时序图。 图4为依照本发明较佳实施例所绘示之时脉回复电 路之信号时序图。 图5为依照本发明较佳实施例所绘示之时脉回复电 路在锁住状态下之信号时序图。 图6为依照本发明较佳实施例所绘示之时脉回复电 路中之延迟链的内部装置方块图。 图7为依照本发明较佳实施例所绘示之时脉回复电 路中之延迟单元的内部电路图。 图8为依照本发明较佳实施例所绘示之时脉回复电 路中之初始时序产生器的内部电路图。 图9为依照本发明较佳实施例所绘示之采用时脉回 复电路之源极驱动器之致能信号波形图。 图10为依照本发明另一较佳实施例所绘示之时脉 回复电路装置方块图。 图11为依照本发明另一较佳实施例所绘示之时脉 回复电路装置方块图。 |
