| 主权项 |
1.一种锁相回路装置,包括: 一相位侦测装置,接收一输入资料信号与一时脉信 号,用以侦测该输入资料信号与该时脉信号之相位 差异而输出一第一上索引(UP1)、或一第一下索引( DN1); 一机率塑形装置,耦接该相位侦测装置之输出,用 以对该第一上索引(UP1)及该第二下索引(DN2)进行一 处理,并依据处理结果输出一第二上索引(UP2)、或 一第二下索引(DN2),使该第二上索引(UP2)及该第二 下索引(DN2)出现的频率分别小于该第一上索引(UP1) 及该第一下索引(DN1)出现的频率; 一电荷泵及回路滤波器(CPLF)装置,耦接该机率塑形 装置,依据所接收之该第二上索引(UP2)或该第二下 索引(DN2)改变所输出之一调控电压値;以及 一压控振荡器,接收该调控电压値并输出该时脉信 号至该相位侦测装置,并依据该调控电压値改变该 时脉信号的频率或相位。 2.如申请专利范围第1项所述之锁相回路装置,其中 该机率塑形装置监控该第一上索引(UP1)出现的次 数与该第二下索引(DN2)出现的次数,当该第一上索 引(UP1)出现之次数大于等于一第一値时输出该第 二上索引(UP2),当该第一下索引(DN1)出现之次数小 于等于一第二値时输出该第二下索引(DN2)。 3.如申请专利范围第2项所述之锁相回路装置,其中 该机率塑形装置包括: 一运算器,耦接该相位侦测装置之输出,当该相位 侦测装置输出该第一上索引(UP1)时对一统计结果 执行加1的动作,当该相位侦测装置输出该第一下 索引(DN1)时对该统计结果执行减1的动作; 一延迟单元,耦接该加法器输出之一运算结果,并 将该运算结果延迟成为该统计结果后耦接给该运 算器;以及 一决定装置,耦接该延迟单元之输出,当该统计结 果大于等于N时输出该第二上索引(UP2),当该统计结 果小于等于-N时输出该第二下索引(DN2),其中N为正 整数。 4.如申请专利范围第3项所述之锁相回路装置,其中 该机率塑形装置更包括一重置单元,设于该运算器 及该延迟单元之间,并且受该决定装置之控制,当 决定装置输出该第二上索引或第二下索引时,将该 统计结果归零。 5.如申请专利范围第1项所述之锁相回路装置,其中 该机率塑形装置包括: 一第一累计装置,耦接该相位侦测装置之输出,用 以得到对应该第一上索引(UP1)出现次数之一第一 累计値; 一第二累计装置,耦接该相位侦测装置之输出,用 以得到对应该第一下索引(DN1)出现次数之一第二 累计値;以及 一决定装置,耦接该第一累计装置及该第二累计装 置,当该第一累计値大于等于一第一値时输出该第 二上索引(UP2),当该第二累计値大于等于该第一値 时输出该第二下索引(DN2)。 6.如申请专利范围第5项所述之锁相回路装置,更包 括至少一重置单元,受该决定装置之控制,当该决 定装置输出该第二上索引或第二下索引时,将该第 一累计値及第二累计値归零。 7.如申请专利范围第1项所述之锁相回路装置,其中 该CPLF装置包括: 一比例路径,其输入端耦接该相位侦测装置之输出 或该机率塑形装置之输出; 一积分路径,其输入端耦接该机率塑形装置之输出 ; 一加法器,接收该比例路径及该积分路径的输出, 并输出该调控电压値。 8.如申请专利范围第7项所述之锁相回路装置,其中 该积分路径由一积分器构成,该比例路径由一比例 运算电路构成。 9.如申请专利范围第8项所述之锁相回路装置,更包 括一D型正反器耦接该时脉信号与该输入资料信号 ,依据该时脉信号而送出一输出资料信号。 10.一种锁相回路装置,包括: 一相位侦测装置,接收一输入资料信号与一时脉信 号,用以侦测该输入资料信号与该时脉信号之相位 差异而输出一第一上索引(UP1)、或一第一下索引( DN1); 一机率塑形装置,耦接该相位侦测装置之输出,用 以产生一第二上索引(UP2)、或一第二下索引(DN2), 并且当相位侦测装置输出该第一上索引之机率P(UP 1)实质上等于输出该第一下索引之机率P(DN1)时,用 以降低该第二上索引的期望値E(UP2)及该第二下索 引的期望値E(DN2); 一电荷泵及回路滤波器(CPLF)装置,耦接该机率塑形 装置,依据所接收之该第二上索引(UP2)或一第二下 索引(DN2)改变输出之一调控电压値;以及 一压控振荡器,接收该调控电压値并输出该时脉信 号至该相位侦测装置,并依据该调控电压値改变该 时脉信号的频率或相位。 11.如申请专利范围第10项所述之锁相回路装置,其 中该机率塑形装置监控该第一上索引(UP1)出现的 次数与该第二下索引(DN2)出现的次数,当该第一上 索引(UP1)出现之次数大于等于一第一値时输出该 第二上索引(UP2),当该第一下索引(DN1)出现之次数 小于等于一第二値时输出该第二下索引(DN2)。 12.如申请专利范围第11项所述之锁相回路装置,其 中该机率塑形装置包括: 一运算器,耦接该相位侦测装置之输出,当该相位 侦测装置输出该第一上索引(UP1)时对一统计结果 执行加1的动作,当该相位侦测装置输出该第一下 索引(DN1)时对该统计结果执行减1的动作; 一延迟单元,耦接该加法器输出之一运算结果,并 将该运算结果延迟成为该统计结果后耦接给该运 算器;以及 一决定装置,耦接该延迟单元之输出,当该统计结 果大于等于N时输出该第二上索引(UP2),当该统计结 果小于等于-N时输出该第二下索引(DN2),其中N为正 整数。 13.如申请专利范围第12项所述之锁相回路装置,其 中该机率塑形装置更包括一重置单元,耦接设于该 运算器及该延迟单元之间,并且受该决定装置之控 制,当决定装置输出该第二上索引或第二下索引时 ,将该统计结果归零。 14.如申请专利范围第10项所述之锁相回路装置,其 中该机率塑形装置包括: 一第一累计装置,耦接该相位侦测装置之输出,用 以得到对应该第一上索引(UP1)出现次数之一第一 累计値; 一第二累计装置,耦接该相位侦测装置之输出,用 以得到对应该第一下索引(DN1)出现次数之一第二 累计値;以及 一决定装置,耦接该第一累计装置及该第二累计装 置,当与该第一累计値大于等于一第一値时输出该 第二上索引(UP1),当该第二累计値小于等于一第二 値时输出该第二下索引(DN1)。 15.如申请专利范围第14项所述之锁相回路装置,更 包括至少一重置单元,受该决定装置控制,当该决 定装置输出该第二上索引或第二下索引时,将该第 一累计値及第二累计値归零。 16.如申请专利范围第10项所述之锁相回路装置,其 中该CPLF装置包括: 一比例路径,其输入端耦接该相位侦测装置之输出 或该机率塑形装置之输出; 一积分路径,其输入端耦接该机率塑形装置之输出 ; 一加法器,接收该比例路径及该积分路径的输出, 并输出该调控电压値。 17.如申请专利范围第16项所述之锁相回路装置,其 中该积分路径由一积分器构成,该比例路径由一比 例运算电路构成。 18.如申请专利范围第17项所述之锁相回路装置,更 包括一D型正反器耦接该时脉信号与该输入资料信 号,依据该时脉信号而送出一输出资料信号。 图式简单说明: 第1图显示用以进行资料时脉回复(data clock recovery) 之传统锁相回路(phase lock loop;PLL)装置之电路功能 方块图。 第2图显示依据本发明用以进行资料时脉回复之PLL 装置的一实施例电路方块图。 第3图显示以数位滤波器实作机率塑形装置之一实 施样态。 第4图显示第二上索引UP2之输出期望値E(UP)与第一 上索引UP1出现机率P(UP)之关系图。 第5图显示第二上索引UP2之正规化(normalized)输出期 望値NE(UP)与第一上索引UP1出现机率P(UP)之关系图 。 第6图显示相位侦测装置所侦测之相位位置之抖动 直方图(jitter histogram)。 第7图显示上、下索引UP/DN的出现的机率相对于与 相位侦测位置之关系图。 第8图显示上、下索引之期望値Eup/Edn及下级电荷 泵增益的乘积(Gup、Gdn)相对于相位侦测位置之关 系图。 第9图显示上、下索引UP/DN之期望値Eup/Ddn相对于相 位侦测位置的关系图。 第10图显示经过机率塑形后,上、下索引之期望値 Eup/Edn及下级电荷泵增益的乘积(Gup、Gdn)相对于相 位侦测位置之关系图。 第11图显示依据本发明用以进行资料时脉回复之 PLL装置的另一实施例电路方块图。 第12图显示以数位滤波器实作机率塑形装置之另 一实施样态。 |
