| 主权项 |
1.一种具有静电放电保护电路的差动输入输出级, 此差动输入输出级包括: 一电流源,用以提供一电流; 一第一P型电晶体,其第一端与基体耦接至该电流 源; 一第二P型电晶体,其第一端与基体耦接至该电流 源; 一第一静电保护单元,包括: 一第一N型电晶体,其第一端耦接至该第一P型电晶 体之闸极,该第一N型电晶体之闸极耦接第一N型电 晶体之第二端与基体,其中当该第一P型电晶体之 基体发生充电元件模式之一静电流时,该第一N型 电晶体提供自该第一N型电晶体之基体至其第一端 之一放电路径,以避免该静电流烧毁该第一P型电 晶体之闸氧化层;以及 一第二静电保护单元,包括: 一第二N型电晶体,其第一端耦接该第二P型电晶体 之闸极,该第二N型电晶体之闸极耦接该第二N型电 晶体之第二端与基体,其中当该第二P型电晶体之 基体发生充电元件模式之一静电流时,该第二N型 电晶体提供自该第二N型电晶体之基体至其第一端 之一放电路径,以避免该静电流烧毁该第二P型电 晶体之闸氧化层。 2.如申请专利范围第1项所述之具有静电放电保护 电路的差动输入输出级,其中该第一N型电晶体的 第二端耦接一第一电压。 3.如申请专利范围第2项所述之具有静电放电保护 电路的差动输入输出级,其中该第一电压为接地。 4.如申请专利范围第1项所述之具有静电放电保护 电路的差动输入输出级,其中该第一静电保护单元 更包括: 一电阻,耦接于第一N型电晶体之闸极与第二端之 间。 5.如申请专利范围第1项所述之具有静电放电保护 电路的差动输入输出级,其中该第二静电保护单元 更包括: 一电阻,耦接于第二N型电晶体之闸极与第二端之 间。 6.如申请专利范围第1项所述之具有静电放电保护 电路的差动输入输出级,更包括: 一第三静电保护单元,包括: 一第三N型电晶体,其第一端耦接该第一P型电晶体 的闸极,该第三N型电晶体的闸极耦接该第三N型电 晶体的第二端与基体,其中当该第一P型电晶体之 基体发生CDM之一静电流时,该第三N型电晶体提供 自该第三N型电晶体之基体至其第一端之一放电路 径,以避免该静电流烧毁该第一P型电晶体之闸氧 化层。 7.如申请专利范围第6项所述之具有静电放电保护 电路的差动输入输出级,其中该第三静电保护单元 更包括: 一电阻,耦接于第三N型电晶体之闸极与第二端之 间。 8.如申请专利范围第6项所述之具有静电放电保护 电路的差动输入输出级,其中该第三N型电晶体之 第二端接地。 9.如申请专利范围第1项所述之具有静电放电保护 电路的差动输入输出级,更包括: 一第四静电保护单元,包括: 一第四N型电晶体,其第一端耦接该第二P型电晶体 的闸极,该第四N型电晶体的闸极耦接该第四N型电 晶体的第二端与基体,其中当该第二P型电晶体之 基体发生CDM之一静电流时,该第四N型电晶体提供 自该第四N型电晶体之基体至其第一端之一放电路 径,以避免该静电流烧毁该第二P型电晶体之闸氧 化层。 10.如申请专利范围第9项所述之具有静电放电保护 电路的差动输入输出级,其中该第四静电保护单元 更包括: 一电阻,耦接于第四N型电晶体之闸极与第二端之 间。 11.如申请专利范围第9项所述之具有静电放电保护 电路的差动输入输出级,其中该第四N型电晶体之 第二端接地。 12.如申请专利范围第1项所述之具有静电放电保护 电路的差动输入输出级,其中该第一P型电晶体以 及该第一N型电晶体配置于一P型基板上, 该第一P型电晶体包括: 一N型井,配置于该P型基板中; 一第一闸极,配置在该N型井上; 一第一P+型掺杂区,配置于该第一闸极的一侧的该N 型井中,作为该第一P型电晶体的第一端; 一第二P+型掺杂区,配置于该第一闸极的另一侧的 该N型井中,作为该第一P型电晶体的第二端; 一第一闸介电层,配置在N型井与第一闸极之间;以 及 一第一N+型掺杂区,配置于该N型井;以及 该第一N型电晶体包括: 一P型井,配置于该P型基板中,且配置在该N型井外; 一第二闸极,配置在该P型井上; 一第二N+型掺杂区,配置于该P型井中,且配置于该 第二闸极靠近该N型井的一侧,作为该第一N型电晶 体的第一端; 一第三N+型掺杂区,配置于该P型井中,且配置于该 第二闸极的另一侧,作为该第一N型电晶体的第二 端; 一第二闸介电层,配置在P型井与第二闸极之间;以 及 一第三P+型掺杂区,配置于该P型井。 13.如申请专利范围第1项所述之具有静电放电保护 电路的差动输入输出级,其中该第二P型电晶体以 及该第二N型电晶体配置于一P型基板上, 该第二P型电晶体包括: 一N型井,配置于该P型基板中; 一第一闸极,配置在该N型井上; 一第一P+型掺杂区,配置于该第一闸极的一侧的该N 型井中,作为该第二P型电晶体的第一端; 一第二P+型掺杂区,配置于该第一闸极的另一侧的 该N型井中,作为该第二P型电晶体的第二端; 一第一闸介电层,配置在N型井与第一闸极之间;以 及 一第一N+型掺杂区,配置于该N型井;以及 该第二N型电晶体包括: 一P型井,配置于该P型基板中,且配置在该N型井外; 一第二闸极,配置在该P型井上; 一第二N+型掺杂区,配置于该P型井中,且配置于该 第二闸极靠近该N型井的一侧,作为该第二N型电晶 体的第一端; 一第三N+型掺杂区,配置于该P型井中,且配置于该 第二闸极的另一侧,作为该第二N型电晶体的第二 端; 一第二闸介电层,配置在P型井与第二闸极之间;以 及 一第三P+型掺杂区,配置于该P型井。 图式简单说明: 图1A以及图1B绘示为美国专利第6885529号ESD保护电 路图。 图2绘示为工业技术研究院在美国提出的美国专利 第6437407号充电元件模式静电放电保护电路图。 图3绘示为工业技术研究院在美国提出的美国专利 第6437407号充电元件模式静电放电保护电路用于差 动输入级电路图。 图4绘示为工业技术研究院在美国提出的美国专利 第5901022号充电元件模式静电放电保护电路图。 图5绘示为本发明实施例之具有静电放电保护电路 的差动输入输出级电路图。 图6绘示为本发明实施例具有静电放电保护电路的 差动输入输出级内部之第一P型电晶体与第一N型 电晶体在积体电路晶片上的横截面图。 图7绘示为习知具有充电元件模式保护电路的差动 输入输出级在晶片上的横截面图。 图8绘示为本发明实施例之具有静电放电保护电路 的差动输入输出级电路图。 图9绘示为本发明实施例之具有静电放电保护电路 的差动输入输出级电路图。 图10绘示为本发明实施例之具有静电放电保护电 路的差动输入输出级电路图。 图11绘示为本发明实施例之具有静电放电保护电 路的差动输入输出级电路图。 图12绘示为本发明实施例之具有静电放电保护电 路的差动输入输出级电路图。 |
