记忆体之负载平衡架构

摘要

本案系为一种记忆体，其包含一感测放大器，具有一胞元输入端及一参考输入端；一第一子阵列，系经由一第一开关耦接于该胞元输入端，并经由一第二开关耦接于该参考输入端；一第二子阵列，系经由一第三开关耦接于该胞元输入端，并经由一第四开关耦接于该参考输入端；以及一参考胞元阵列，系耦接于该第二开关与该第四开关之间，并耦接至该参考输入端。