| 主权项 |
1.一种在记忆体电路中降低机械应力之电路布局,具有复数彼此平行之字元线主动区,分别由复数形成记忆单元之元件区及串连该些元件区之接触区所构成,在同一字元线主动区中,相邻元件区之记忆单元串连于其间接触区,且该相邻元件区之记忆单元在串连处形成一接触插塞,其特征在于:该接触区之相邻两元件区系沿与该字元线主动区相交之位元线方向朝两侧偏移,及,该接触区系沿位元线方向延伸,藉以串连该相邻两元件区。2.如申请专利范围第1项所述之电路布局,其中,该记忆体电路系一静态随机存取记忆体。3.如申请专利范围第1项所述之电路布局,其中,该记忆体电路系一动态随机存取记忆体。4.如申请专利范围第1项所述之电路布局,其中,该位元线方向系垂直于该字元线主动区。5.如申请专利范围第4项所述之电路布局,其中,与该接触区之相邻两元件区系沿该位元线方向分别向两侧偏移,及,该接触区系沿该位元线方向延伸至该接触区宽度大于接触插塞宽度。图式简单说明:第一图系习知静态随机存取记忆体之电路布局示意图;第二图系习知应用终止层以决定接触插塞与接触区之对齐及蚀刻终点的示意图;第三图A-第三图D系在线宽(Line Width)不变的情形下,渠沟间距(Trench Space)与剪应力(Shear Stress)的关系图;第四图系习知静态随机存取记忆体之主动区侵害示意图;第五图系本发明记忆体电路之电路布局示意图;以及第六图系本发明记忆体电路之主动区侵害示意图。 |
