| 主权项 |
1.一种半导体装置,包括:一半导体基底;一第一线状区,形成于该半导体基底上;一第二线状区,形成于该半导体基底上,且该第二线状区是大体平行于该第一线状区;一第一交连线,形成于该半导体基底上,且该第一交连线排列方向交叉于该等第一与第二线状区;一第二交连线,形成于半导体基底上,且该第二交连线大体平行于该第一交连线;一第一缺口,形成于该第一与第二线状区间的该第一交连线,以形成该第一交连上的狭窄部份;以及一第一掺杂区,定义于该第一与第二线状区间与该第一交连上的狭窄部份下方,且该第一掺杂区为掺杂杂质。2.如申请专利范围第1项所述的半导体装置,其中该第一与第二线状区形成一电晶体的源极与汲极,且该第一交连线则形成该电晶体的闸极。3.如申请专利范围第2项所述的半导体装置,其中在该第一掺杂区的杂质增加该电晶体的临限电压。4.如申请专利范围第3项所述的半导体装置,其中该第一交连线形成一字元线与一记忆库选择线。5.如申请专利范围第4项所述的半导体装置,其中该第一掺杂区的杂质不会重叠对应于一第二电晶体的第二掺杂区。6.如申请专利范围第5项所述的半导体装置,其中字元线与记忆库选择线之一者是一字元线,且该电晶体形成一电晶体记忆单元。7.如申请专利范围第5项所述的半导体装置,其中字元线与记忆库选择线之一者是一记忆库选择线。8.如申请专利范围第7项所述的半导体装置,其中该第二交连线是一字元线且该第一缺口面对该字元线。9.如申请专利范围第1项所述的半导体装置,其中该第一缺口面对该第二交连线。10.如申请专利范围第9项所述的半导体装置,其中还包括:一第三交连线,形成在该半导体基底上,且该第三交连线是大体平行于该第一交连线,而该第一交连线是位于该第二交连线与该第三交连线间;以及一第二缺口,形成在该第二交连线与该第三交连线间的该第一交连线上,以更形成该第一交连线的该狭窄部份,且该第二缺口面对第三交连线。11.如申请专利范围第1项所述的半导体装置,其中还包括:一第二缺口,形成在该第一与第二线状区间的该第一交连线上,以进一步形成该第一交连线的狭窄部份,且该第二缺口是形成在靠第一交连线一侧,其相对于形成有该第一缺口之该第一交连线的一侧。12.如申请专利范围第6项所述的半导体装置,其中该第一掺杂区是该电晶体记忆单元的通道码区。13.如申请专利范围第7项所述的半导体装置,其中该第一掺杂区是该电晶体的通道停止区。14.一种半导体装置,包括:一半导体基底;n对线状区,对应于nm记忆电晶体单元而形成于该半导体基底上,该n对线状区各包括一个线状源极区域与一个线状汲极区域,而该n对线状区是大体平行的;m条字元线,形成在半导体基底上,且该m条字元线形成该nm记忆电晶体单元的闸极,同时该m条字元线大体平行并垂直该n对线状区;k条记忆库选择线,形成在半导体基底上,且该k条记忆库选择线形成kn储存选择电晶体的闸极,同时该k条记忆库选择线大体平行并垂直该n对线状区;第一缺口,分别形成于该在k条记忆库选择线的既定的记忆库选择线上,以形成该既定的记忆库选择线的狭窄部份;第一掺杂区,分别对应于该kn储存选择电晶体中既定的储存选择电晶体,且该等第一掺杂区分别定义在既定的n对线状区的既定对间与既定记忆库选择线的该狭窄部份下方,且该第一掺杂区掺杂杂质。15.如申请专利范围第14项所述的半导体装置,其中该等第一掺杂区中掺杂的杂质是增加既定储存电晶体的临限电压。16.如申请专利范围第14项所述的半导体装置,其中该等第一掺杂区的掺杂的杂质不会重叠至尚未被掺杂的电晶体的第二区域。17.如申请专利范围第14项所述的半导体装置,其中至少一该等第一缺口会面对至少一该等n字元线。18.如申请专利范围第14项所述的半导体装置,其中还包括第二缺口,分别形成在既定记忆库选择线上,以进一步形成该第一交连线的狭窄部份,且该第二缺口是形成在靠第一交连线一侧,其相对于形成有该第一缺口之该第一交连线的一侧。19.一种半导体装置的制造方法,包括下列步骤:(a)形成具有第一导电型的第一与第二线状区在半导体基底,且该第一与第二线状区是大体平行的;(b)形成第一与第二交连线在半导体基底上,且该第一交连线的排列方向交叉于第一与第二线状区,同时该第二交连线则大体平行该第一交连线;(c)形成第一缺口在第一与第二线状区间的第一交连线上,以形成第一线状区的狭窄部份;以及(d)掺杂杂质在定义于第一与第二线状区间的第一掺杂区且在第一交连区的狭窄部份下方。20.如申请专利范围第19项所述的方法,其中该第一与第二线状区形成一电晶体的源极与汲极,且该第一交连线形成该电晶体的闸极。21.如申请专利范围第20项所述的方法,其中该第一掺杂区的杂质提升该电晶体的临限电压。22.如申请专利范围第21项所述的方法,其中该第一交连线形成半导体装置中字元线与记忆库选择线之一者。23.如申请专利范围第22项所述的方法,其中在该第一掺杂区的杂质不会重叠至对应于一第二电晶体的第二区域。24.如申请专利范围第23项所述的方法,其中字元线与记忆库选择线之一者是字元线,且该电晶体形成该半导体装置的一电晶体记忆单元。25.如申请专利范围第24项所述的方法,其中字元线与记忆库选择线之一者是一记忆库选择线。26.如申请专利范围第25项所述的方法,其中该第二交连线是一字元线,且该第一缺口面对该字元线。27.如申请专利范围第19项所述的方法,其中,该第一缺口面对该第一交连线。28.如申请专利范围第27项所述的方法,其中,步骤(b)包括下列步骤:(b1)形成第三交连线于该半导体基底上,而该第三交连线是大体平行于该第一交连线,且该第一交连线是位于该第二与该第三交连线之间;以及步骤(c)包括下列步骤:(c1)形成第二缺口于该第一与第二线状区之间,以更形成该第一交接线上的狭窄部份,且该第二缺口面对该第三交接线。29.如申请专利范围第19项所述的方法,其中,步骤(c)包括下列步骤:(c1)第二缺口形成在该第一与第二线状区之间的该第一交连线上,以更进一步形成该第一交连线的狭窄部份,且该第二缺口是形成在该第一交连线一侧,其相对于形成有该第一缺口之该第一交连线的一侧。30.如申请专利范围第19项所述的方法,其中,步骤(b)包括下列步骤:(b1)形成一氧化层覆盖在该第一与第二线状区;(b2)形成一交连层覆盖在该氧化层上;以及(b3)蚀刻该交连层,以形成该第一与第二交连线。31.如申请专利范围第30项所述的方法,其中,步骤(b3)包括下列步骤:(b3a)形成一光阻覆盖在该交连层;以及(b3b)以该光阻当作罩幕蚀刻该交连层形成该第一与第二交连线。32.如申请专利范围第31项所述的方法,其中,步骤(c)包括下列步骤:(c1)在步骤(b3b)以对应于该第一缺口的光阻图案与蚀刻交连层来形成该第一缺口。33.如申请专利范围第19项所述的方法,其中,步骤(d)包括下列步骤:(d1)形成一光阻覆盖在该第一与第二交连线,且该光阻有一开口,其对应于第一掺杂区的大小与狭窄部份的宽度;以及(d2)布植杂质经由上述开口而进入该第一掺杂区。图式简单说明:第一图(a)系显示根据本发明中一个在MOS电晶体唯读记忆体中包围一个电晶体记忆单元的架构俯视图。第一图(b)系显示第一图(a)中沿A-A'线之剖面图。第二图(a)到(d)系显示依据本发明之一实施例之MOS电晶体唯读记忆体制程时的剖面图。第三图(a)及(b)系显示在依据本发明之一实施例之MOS电晶体唯读记忆体形成唯读记忆码的制程剖面图。第四图系显示根据本发明之一实施例之MOS电晶体唯读记忆体之俯视图。第五图系显示根据本发明之一实施例之一个在MOS电晶体唯读记忆体中字元线或记忆库选择线上缺口形状的图。第六图(a)显示传统MOS罩幕唯读记忆体俯视图。第六图(b)显示第六图(a)中研B-B'线之剖面图。第七图(a)显示离子通过层间层布植的制程。第七图(b)显示离子不必通过层间层布植的制程。第八图显示字元线与复数记忆库选择线之间的关系。第九图显示包括第八图所示电路的布局图。 |
