| 主权项 |
1.一种半导体装置,包括: 一基底; 一闸极结构,包括: 一穿隧氧化层,位于该基底上; 一浮动闸极,位于该穿隧氧化层上; 一介电层,位于该浮动闸极上;以及 一控制闸极,位于该介电层上; 一第一杂质区,其具有第一型掺杂物,并与该闸极 结构之一第一边缘侧向分离;以及 一第二杂质区,其具有与该第一型掺杂物相反的一 第二型掺杂物,且其大体位于一间隙壁下方并大体 对准于该闸极结构之一第二边缘。 2.如申请专利范围第1项所述之半导体装置,更包括 一第一矽化物邻近于该第一杂质区以及一第二矽 化物邻近于该第二杂质区。 3.如申请专利范围第2项所述之半导体装置,更包括 一第一区,位于该第一矽化物下方,且具有该第一 型之掺杂物。 4.如申请专利范围第2项所述之半导体装置,更包括 一第二区,位于该第二矽化物下方,且具有该第二 型之掺杂物。 5.如申请专利范围第1项所述之半导体装置,其中该 基底具有低于11017/cm3之杂质浓度。 6.如申请专利范围第1项所述之半导体装置,其中该 基底具有一绝缘层上覆矽(SOI)之结构。 7.如申请专利范围第1项所述之半导体装置,其中该 浮动闸极包括复数分隔岛。 8.如申请专利范围第7项所述之半导体装置,其中该 等分隔岛为奈米岛。 9.一种半导体装置之形成方法,包括: 提供一基底; 于该基底上形成一穿隧氧化层; 于该穿隧氧化层上形成一浮动闸极; 于该浮动闸极上形成一介电层; 于该介电层上形成一控制闸极; 植入一第一型之汲极掺杂物,以形成一汲极; 分别沿着该穿隧氧化层、该浮动闸极、该介电层 、该控制闸极之边缘形成一源极间隙壁及一汲极 间隙壁;以及 植入与该第一型相反之一第二型之源极掺杂物,以 形成一源极。 10.如申请专利范围第9项所述之半导体装置之形成 方法,更包括形成一源极矽化物以及一汲极矽化物 。 11.如申请专利范围第10项所述之半导体装置之形 成方法,其中该源极矽化物以及该汲极矽化物之形 成,分别消耗该源极及该汲极中的矽,而所分别消 耗的深度低于该源极及该汲极分别植入的深度。 12.如申请专利范围第10项所述之半导体装置之形 成方法,更包括在形成该源极矽化物前,沿着该源 极间隙壁形成一附加的间隙壁。 13.如申请专利范围第9项所述之半导体装置之形成 方法,其中该基底具有低于11017/cm3之杂质浓度。 14.一种浮动闸极记忆体,包括: 一半导体基底; 一第一区,位于该基底的一表面,其掺杂有第一导 电型之杂质; 一第二区,位于该基底的该表面,其掺杂有第二导 电型之杂质; 一通道区,介于该第一区及该第二区之间,并沿着 该基底之该表面; 一闸极结构,位于一部分的该通道区上,其中该第 一区大体对准于该闸极结构之一第一侧壁,且该第 二区从该闸极结构之一第二侧壁侧向分隔,且该闸 极结构,包括一穿隧氧化层、一浮动闸极、一介电 层及一控制闸极; 一第一闸极间隙壁,大体位于该第一区上;以及 一第二闸极间隙壁,大体位于该第二区上。 15.如申请专利范围第14项所述之浮动闸极记忆体, 更包括一第一矽化物邻近于该第一杂质区以及一 第二矽化物邻近于该第二杂质区,其中该第一矽化 物具有一边缘,大体对准于该第一闸极间隙壁之一 边缘。 16.如申请专利范围第15项所述之浮动闸极记忆体, 其中该第一区延伸至该第一矽化物下方且该第二 区延伸至该第二矽化物下方。 17.如申请专利范围第15项所述之浮动闸极记忆体, 更包括一第三闸极间隙壁,其沿着该第一闸极间隙 壁设置。 18.如申请专利范围第14项所述之浮动闸极记忆体, 其中该基底具有低于11017/cm3之杂质浓度 19.如申请专利范围第14项所述之浮动闸极记忆体, 其中该基底具有一绝缘层上覆矽(SOI)之结构。 20.如申请专利范围第14项所述之浮动闸极记忆体, 其中该浮动闸极具有实质连续层或复数分隔岛之 至少一种结构。 图式简单说明: 第1图显示习知浮动闸极快闪记忆胞。 第2图显示习知i-MOS装置。 第3A~3C及4~6图显示本发明实施例之浮动闸极快闪 记忆胞之中间形成状态剖面示意图。 第7图显示本发明实施例之浮动闸极快闪记忆胞之 一操作实施例。 第8图显示汲极电流与闸极电压之函数关系图,其 中已编程记忆胞与未编程记忆胞之间的电流差为 毫安培级。 第9图显示本发明另一实施例之浮动闸极快闪记忆 胞剖面示意图,其中汲极与源极之杂质的导电型与 前述实施例相反。 |
