| 主权项 |
1.一种探针卡,包括: 一印刷电路板; 复数个I/O端位于一第一区域内; 一接地端位于一第二区域内,其中该第二区域系至 少部分围绕于该第一区域;以及 复数个电源端位于一第三区域内,其中该第三区域 至少部分围绕于该第二区域。 2.如申请专利范围第1项所述之探针卡,其中该复数 个电源端当中至少一个为一长方形焊垫。 3.如申请专利范围第1项所述之探针卡,其中该复数 个I/O端系安排成为一网状结构。 4.如申请专利范围第1项所述之探针卡,其中该接地 端大体上系长方形。 5.如申请专利范围第1项所述之探针卡,其中该复数 个I/O端系根据一预设组态以互相连接。 6.一种印刷电路板,其中该印刷电路板系与一探针 卡共用,包括: 一基板,具有复数个I/O端形成于其上; 一接地端,形成于该基板上,用以提供地电位之传 达;以及 复数个电源埠,用以传达电源至该印刷电路板; 其中该复数个I/O端定义出一网状区域,并且该网状 区域系受该接地端包住。 7.如申请专利范围第6项所述之印刷电路板,其中该 复数个I/O端更包括一布线型样。 8.如申请专利范围第6项所述之印刷电路板,其中该 复数个I/O端系根据一布线型样加以安排。 9.如申请专利范围第6项所述之印刷电路板,其中该 复数个I/O端当中每一个I/O端更包括一接触点。 10.一种探针卡,具有如申请专利范围第6项所述之 印刷电路板。 11.一种探针卡组之制造方法,包括: 提供一第一区域于一基板上,该第一区域具有复数 个I/O端,该等I/O端当中每一I/O端之表面具有一接触 点; 形成一接地端区域于该第一区域之周围,该接地端 区域至少部分包围该第一区域并允许该探针卡接 地;以及 形成复数个电源通道,以传达电源至该探针卡组; 其中该等电源通道系形成为长方形焊垫于该基板 上。 12.如申请专利范围第11项所述之探针卡组之制造 方法,其中该等I/O端系利用一非长方形布线型样加 以装配。 13.如申请专利范围第11项所述之探针卡组之制造 方法,其中该等电源通道定义出一包围该等I/O端之 基板区域。 14.如申请专利范围第11项所述之探针卡组之制造 方法,其中该接地端系在该基板上定义出一第二区 域。 15.如申请专利范围第14项所述之探针卡组之制造 方法,其中该第二区域至少部分围绕于该第一区域 之周围。 16.如申请专利范围第14项所述之探针卡组之制造 方法,其中该第二区域围绕于该第一区域之周围。 17.如申请专利范围第16项所述之探针卡组之制造 方法,其中该电源通道于该基板上定义出一第三区 域,该第三区域包住该第二区域。 18.如申请专利范围第11项所述之探针卡组之制造 方法,其中该复数个I/O端系定义出一网状型样。 19.一种探针卡,其系根据申请专利范围第11项所述 之探针卡组之制造方法来制造。 20.一种探针卡,包括: 一印刷电路板; 一接地端; 复数个电源端;以及 一区域,包括复数个I/O端,其中该复数个I/O端系装 配为能广泛相容于该MLC之布局组态。 21.如申请专利范围第20项所述之探针卡,其中该包 括该复数个I/O端之区域系定义一具有1024个I/O接脚 之网状区域。 22.如申请专利范围第20项所述之探针卡,其中该包 括该复数个I/O端之区域定一出一具有768个、512个 、384个或192个I/O接脚之网状区域。 图式简单说明: 第1图显示一用作测试积体电路装置之自动化测试 系统; 第2与3图显示一探针卡和一积体电路装置之俯视 图与剖面图; 第4图显示一积体电路覆晶装置; 第5图显示一垂直探针卡之剖面图; 第6A至6D图显示一种与一Cobra垂直探针卡共用之 示范性PCB设计; 第7A至7D图显示另一种与一Cobra垂直探针卡共用 之示范性PCB设计; 第8A与8B图显示根据本揭露之一示范性实施例之一 探针卡之PCB设计; 第9A至9D图显示根据本揭露之一示范性实施例之一 通用设计。 |
