| 主权项 |
1.一种自偏压式高频逻辑闸,包括至少一输入端以 及一输出端,用以将高频的输入讯号作布林运算并 输出,其特征为: 其中之每一电晶体皆连接至一阻抗匹配网路,该阻 抗匹配网路包括一第一端以及一第二端,该第一端 耦接至该电晶体之闸极,该第二端耦接该电晶体之 汲极,用以提供该电晶体之操作电压,当任一第一 型电晶体与任一第二型电晶体之闸极相连接,且该 第一型电晶体与该第二型电晶体之汲极相连接时, 则该第一型电晶体与该第二型电晶体共用唯一之 相同的该阻抗匹配网路。 2.如申请专利范围第1项所述之自偏压式高频逻辑 闸,其中该阻抗匹配网路系为一低通网路,用以使 该电晶体之闸极与汲极间,高频讯号不会互相干扰 ,但直流偏压可正常提供。 3.如申请专利范围第2项所述之自偏压式高频逻辑 闸,其中该阻抗匹配网路包括: 一匹配电感元件,该匹配电感元件之第一端系为该 阻抗匹配网路之该第一端; 一匹配电容元件,该匹配电容元件之第一端耦接该 匹配电感元件之该第二端,该匹配电容元件之第二 端接地;以及 一匹配电阻元件,该匹配电阻元件之第一端耦接该 匹配电感元件之第二端,该匹配电阻元件之第二端 系为该阻抗匹配网路之该第二端。 4.如申请专利范围第2项所述之自偏压式高频逻辑 闸,其中该阻抗匹配网路包括: 一匹配电阻元件,该匹配电阻元件之第一端系为该 阻抗匹配网路之该第一端; 一匹配电容元件,该匹配电容元件之第一端耦接该 匹配电阻元件之第二端,该匹配电容元件之第二端 接地;以及 一匹配电感元件,该匹配电感元件之第一端耦接该 匹配电阻元件之第二端,该匹配电感元件之第二端 系为该阻抗匹配网路之该第二端。 5.如申请专利范围第1项所述之自偏压式高频逻辑 闸,该阻抗匹配网路系为一高阻抗电阻。 6.如申请专利范围第1项所述之自偏压式高频逻辑 闸,其系操作在讯号非常微弱的射频频段。 7.一种高频反及逻辑闸,包括一第一输入端、一第 二输入端与一输出端,用以将高频的输入讯号作反 及布林运算并输出,包括: 一第一电容器,该第一电容器之第一端耦接至该第 一输入端,用以隔离该第一输入端输入讯号之直流 成分; 一第二电容器,该第二电容器之第一端耦接至该第 二输入端,用以隔离该第二输入端输入讯号之直流 成分; 一第一电晶体,该第一电晶体之闸极耦接该第一电 容器第二端,该第一电晶体之汲极耦接该输出端; 一第二电晶体,该第二电晶体之闸极耦接该第二电 容器第二端,该第二电晶体之汲极耦接该输出端; 一第三电容器,该第三电容器之第一端耦接该第一 电晶体之闸极; 一第四电容器,该第四电容器之第一端耦接该第二 电晶体之闸极; 一第三电晶体,该第三电晶体之闸极耦接该第四电 容器之第二端,该第三电晶体之源极接地,该第三 电晶体之汲极耦接该第一电晶体之源极; 一第四电晶体,该第四电晶体之闸极耦接该第三电 容器之第二端,该第四电晶体之源极接地,该第四 电晶体之汲极耦接该第二电晶体之源极; 一第五电晶体,该第五电晶体之源极耦接一电压源 ,该第五电晶体之闸极耦接该第一电容器之第二端 ,该第五电晶体之汲极耦接该输出端; 一第六电晶体,该第六电晶体之源极耦接该电压源 ,该第六电晶体之闸极耦接该第二电容器之第二端 ,该第六电晶体之汲极耦接该输出端; 一第一阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接至该第一电容器之第二端,该第二 端耦接至该输出端,用以提供该第一电晶体以及第 五电晶体之操作电压; 一第二阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接至该第二电容器之第二端,该第二 端耦接至该输出端,用以提供该第二电晶体以及第 六电晶体之操作电压; 一第三阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接该第三电晶体之汲极,该第二端耦 接该第三电晶体之闸极,用以提供该第三电晶体之 操作电压;以及 一第四阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接该第四电晶体之汲极,该第二端耦 接该第四电晶体之闸极,用以提供该第四电晶体之 操作电压。 8.如申请专利范围第7项所述之高频反及逻辑闸,其 中该第一、第二、第三与第四电晶体系为N型金属 氧半导体场效应电晶体,该第五、第六电晶体系为 P型金属氧半导体场效应电晶体。 9.如申请专利范围第7项所述之高频反及逻辑闸,其 中该第一阻抗匹配网路以及该第二阻抗匹配网路 分别系为一低通网路,用以使该电晶体之闸极与汲 极间,高频讯号不会互相干扰,但直流偏压可正常 提供。 10.如申请专利范围第9项所述之高频反及逻辑闸, 其中该第一阻抗匹配网路以及该第二阻抗匹配网 路具有相同结构,该第一阻抗匹配网路包括: 一匹配电感元件,该匹配电感元件之第一端系为该 第一阻抗匹配网路之该第一端; 一匹配电容元件,该匹配电容元件之第一端耦接该 匹配电感元件之该第二端,该匹配电容元件之第二 端接地;以及 一匹配电阻元件,该匹配电阻元件之第一端耦接该 匹配电感元件之第二端,该匹配电阻元件之第二端 系为该第一阻抗匹配网路之该第二端。 11.如申请专利范围第9项所述之高频反及逻辑闸, 其中该第一阻抗匹配网路以及该第二阻抗匹配网 路具有相同结构,该第一阻抗匹配网路包括: 一匹配电阻元件,该匹配电阻元件之第一端系为该 第一阻抗匹配网路之该第一端; 一匹配电容元件,该匹配电容元件之第一端耦接该 匹配电阻元件之第二端,该匹配电容元件之第二端 接地;以及 一匹配电感元件,该匹配电感元件之第一端耦接该 匹配电阻元件之第二端,该匹配电感元件之第二端 系为该第一阻抗匹配网路之该第二端。 12.如申请专利范围第7项所述之高频反及逻辑闸, 该第三阻抗匹配网路以及该第四阻抗匹配网路具 有相同结构,该第三阻抗匹配网路系为一高阻抗电 阻。 13.如申请专利范围第7项所述之高频反及逻辑闸, 其系操作在讯号非常微弱的射频频段。 14.一种高频反或逻辑闸,包括一第一输入端、一第 二输入端与一输出端,用以将高频的输入讯号作反 或布林运算并输出,包括: 一第一电容器,该第一电容器之第一端耦接至该第 一输入端,用以隔离该第一输入端输入讯号之直流 成分; 一第二电容器,该第二电容器之第一端耦接至该第 二输入端,用以隔离该第二输入端输入讯号之直流 成分; 一第一电晶体,该第一电晶体之闸极耦接该第一电 容器第二端,该第一电晶体之汲极耦接该输出端; 一第二电晶体,该第二电晶体之闸极耦接该第二电 容器第二端,该第二电晶体之汲极耦接该输出端; 一第三电容器,该第三电容器之第一端耦接该第一 电晶体之闸极; 一第四电容器,该第四电容器之第一端耦接该第二 电晶体之闸极; 一第三电晶体,该第三电晶体之闸极耦接该第四电 容器之第二端,该第三电晶体之源极耦接一电压源 ,该第三电晶体之汲极耦接该第一电晶体之源极; 一第四电晶体,该第四电晶体之闸极耦接该第三电 容器之第二端,该第四电晶体之源极耦接该电压源 ,该第四电晶体之汲极耦接该第二电晶体之源极; 一第五电晶体,该第五电晶体之源极接地,该第五 电晶体之闸极耦接该第一电容器之第二端,该第五 电晶体之汲极耦接该输出端; 一第六电晶体,该第六电晶体之源极接地,该第六 电晶体之闸极耦接该第二电容器之第二端,该第六 电晶体之汲极耦接该输出端; 一第一阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接至该第一电容器之第二端,该第二 端耦接至该输出端,用以提供该第一电晶体以及第 五电晶体之操作电压; 一第二阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接至该第二电容器之第二端,该第二 端耦接至该输出端,用以提供该第二电晶体以及第 六电晶体之操作电压; 一第三阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接该第三电晶体之汲极,该第二端耦 接该第三电晶体之闸极,用以提供该第三电晶体之 操作电压;以及 一第四阻抗匹配网路,包括一第一端以及一第二端 ,该第一端耦接该第四电晶体之汲极,该第二端耦 接该第四电晶体之闸极,用以提供该第四电晶体之 操作电压。 15.如申请专利范围第14项所述之高频反或逻辑闸, 其中该第一、第二、第三与第四电晶体系为P型金 属氧半导体场效应电晶体,该第五、第六电晶体系 为N型金属氧半导体场效应电晶体。 16.如申请专利范围第14项所述之高频反或逻辑闸, 其中该第一阻抗匹配网路以及该第二阻抗匹配网 路分别系为一低通网路,用以使该电晶体之闸极与 汲极间,高频讯号不会互相干扰,但直流偏压可正 常提供。 17.如申请专利范围第16项所述之高频反或逻辑闸, 其中该第一阻抗匹配网路以及该第二阻抗匹配网 路具有相同结构,该第一阻抗匹配网路包括: 一匹配电感元件,该匹配电感元件之第一端系为该 第一阻抗匹配网路之该第一端; 一匹配电容元件,该匹配电容元件之第一端耦接该 匹配电感元件之该第二端,该匹配电容元件之第二 端接地;以及 一匹配电阻元件,该匹配电阻元件之第一端耦接该 匹配电感元件之第二端,该匹配电阻元件之第二端 系为该第一阻抗匹配网路之该第二端。 18.如申请专利范围第16项所述之高频反或逻辑闸, 其中该第一阻抗匹配网路以及该第二阻抗匹配网 路具有相同结构,该第一阻抗匹配网路包括: 一匹配电阻元件,该匹配电阻元件之第一端系为该 第一阻抗匹配网路之该第一端; 一匹配电容元件,该匹配电容元件之第一端耦接该 匹配电阻元件之第二端,该匹配电容元件之第二端 接地;以及 一匹配电感元件,该匹配电感元件之第一端耦接该 匹配电阻元件之第二端,该匹配电感元件之第二端 系为该第一阻抗匹配网路之该第二端。 19.如申请专利范围第14项所述之高频反或逻辑闸, 该第三阻抗匹配网路以及该第四阻抗匹配网路具 有相同结构,该第三阻抗匹配网路系为一高阻抗电 阻。 20.如申请专利范围第14项所述之高频反或逻辑闸, 其系操作在讯号非常微弱的射频频段。 图式简单说明: 图1绘示为习知高频电流模式反及逻辑闸之电路图 。 图2绘示为本发明一较佳实施例高频反及逻辑闸之 电路图。 图3绘示为本发明一较佳实施例高频反及逻辑闸之 电路模拟结果。 图4绘示为本发明一较佳实施例高频反或逻辑闸之 电路图。 图5绘示为本发明一较佳实施例高频反及逻辑闸之 电路图。 图6绘示为本发明一较佳实施例高频及逻辑闸之电 路图。 |
