| 主权项 |
1.一种多晶片堆叠之封装方法,其步骤包括: 提供一介电层(dielectric layer); 形成一金属层(metal layer)于该介电层上,其中该金 属层系包括一导电迹线区(conducting trace area)及一 遮蔽区(shielding area); 形成一焊罩层(solder mask)于该金属层之导电迹线区 上; 藉由封装胶以封装至少一第一晶片及至少一第二 晶片于该焊罩层上,以形成第一晶片之封装体及第 二晶片之封装体,并使该等晶片与该导电迹线区达 成电性连接;以及 弯折该介电层及该金属层,使该金属层之遮蔽区表 面及介电层表面分别连接于该第一晶片之封装体 及该第二晶片之封装体。 2.如申请专利范围第1项所述之多晶片堆叠之封装 方法,其中该第一晶片系为一基频晶片(base band chip )及该第二晶片系为一射频晶片(RF chip);或是,该第 一晶片系为一射频晶片(RF chip)及该第二晶片系为 一基频晶片(base band chip)。 3.如申请专利范围第1项所述之多晶片堆叠之封装 方法,其中该介电层于其上系形成有复数个穿孔( via hole),并且该等穿孔内系形成有相对应之锡焊。 4.如申请专利范围第3项所述之多晶片堆叠之封装 方法,其中该金属层系包括:复数个形成于该导电 迹线区之焊垫、及复数个分别电性连接于相对应 之该等焊垫及该等锡焊之间之导电迹线;藉此,该 第一晶片与该第二晶片皆透过该等焊垫及该等导 电迹线,以电性连接于该等锡焊。 5.如申请专利范围第1项所述之多晶片堆叠之封装 方法,其中该介电层系为一可挠性(flexible)之PI基板 (polyimide substrate)。 6.如申请专利范围第5项所述之多晶片堆叠之封装 方法,其中该PI基板系依据布线时之电性要求,以选 择该导电迹线区为单层或双层。 7.如申请专利范围第1项所述之多晶片堆叠之封装 方法,其中该介电层与该遮蔽层系藉由黏着剂分别 与该第一晶片之封装体及该第二晶片之封装体达 成连接效果。 8.如申请专利范围第7项所述之多晶片堆叠之封装 方法,其中该黏着剂系为导电接着胶(conductive adhesive)。 9.如申请专利范围第1项所述之多晶片堆叠之封装 方法,其中封装该第一晶片或第二晶片的方式系包 括有:打线(wire bonding)、覆晶(Flip chip)或四方扁平 无引脚封装(QFN)。 10.一种多晶片堆叠之封装方法,其步骤包括: 提供一介电层(dielectric layer); 形成一金属层(metal layer)于该介电层上,其中该金 属层系包括一导电迹线区(conducting trace area)及一 遮蔽区(shielding area); 形成一焊罩层(solder mask)于该金属层之导电迹线区 上; 藉由封装胶以封装至少一第一晶片及至少一第二 晶片于该焊罩层上,以形成第一晶片之封装体及第 二晶片之封装体,并使该等晶片与该导电迹线区达 成电性连接; 移除该遮蔽区下方之介电层;以及 弯折该介电层及该金属层,使该金属层之遮蔽区的 两表面分别连接于该第一晶片之封装体及该第二 晶片之封装体。 11.一种多晶片堆叠之封装结构,其包括: 一基板,其具有一介电层(dielectric layer)、一金属层 (metal layer)及一焊罩层(solder mask),其中该金属层系 包括分别形成于该介电层上端之一导电迹线区( conducting trace area)及一遮蔽区(shielding area),并且该 焊罩层系形成于该金属层之导电迹线区上; 至少一具有封装体之第一晶片,其电性连接于该导 电迹线区,其中该第一晶片系设置于该焊罩层上, 并且该第一晶片之封装体系连接于该金属层之一 表面,使该第一晶片位于该焊罩层与该金属层之遮 蔽区之间;以及 至少一具有封装体之第二晶片,其电性连接于该导 电迹线区,其中该第二晶片系设置于该焊罩层上, 且该第二晶片之封装体系连接于该金属层之另一 表面,使该第二晶片位于该焊罩层与该金属层之遮 蔽区之间。 12.如申请专利范围第11项所述之多晶片堆叠之封 装方法,其中该第一晶片系为一基频晶片(base band chip)及该第二晶片系为一射频晶片(RF chip);或是,该 第一晶片系为一射频晶片(RF chip)及该第二晶片系 为一基频晶片(base band chip)。 13.如申请专利范围第11项所述之多晶片堆叠之封 装结构,其中该介电层于其上系形成有复数个穿孔 (via hole),并且该等穿孔内系形成有相对应之锡焊 。 14.如申请专利范围第13项所述之多晶片堆叠之封 装结构,其中该金属层系包括:复数个形成于该导 电迹线区之焊垫、及复数个分别电性连接于相对 应之该等焊垫及该等锡焊之间之导电迹线;藉此, 该第一晶片与该第二晶片皆透过该等焊垫及该等 导电迹线,以电性连接于该等锡焊。 15.如申请专利范围第11项所述之多晶片堆叠之封 装结构,其中该介电层系为一可挠性(flexible)之PI基 板(polyimide substrate)。 16.如申请专利范围第15项所述之多晶片堆叠之封 装结构,其中该PI基板系依据布线时之电性要求,以 选择该导电迹线区为单层或双层。 17.如申请专利范围第11项所述之多晶片堆叠之封 装结构,其中该介电层与该遮蔽层系藉由黏着剂分 别与该第一晶片之封装体或该第二晶片之封装体 达成连接效果。 18.如申请专利范围第17项所述之多晶片堆叠之封 装结构,其中该黏着剂系为导电接着胶(conductive adhesive)。 19.如申请专利范围第11项所述之多晶片堆叠之封 装结构,其中封装该基频晶片或射频晶片的方式系 包括有:打线(wire bonding)、覆晶(Flip chip)或四方扁 平无引脚封装(QFN)。 20.一种多晶片堆叠之封装结构,其包括: 一基板,其具有一介电层(dielectric layer)、一金属层 (metal layer)及一焊罩层(solder mask),其中该金属层系 包括一形成于该介电层上之导电迹线区(conducting trace area)、及一从该导电迹线区向外延伸而出之 遮蔽区(shielding area),并且该焊罩层系形成于该金 属层之导电迹线区上; 至少一具有封装体之第一晶片,其电性连接于该导 电迹线区,其中该第一晶片系设置于该焊罩层上, 并且该第一晶片之封装体系连接于该介电层之一 表面,使该第一晶片位于该焊罩层与该介电层之间 ;以及 至少一具有封装体之第二晶片,其电性连接于该导 电迹线区,其中该第二晶片系设置于该焊罩层上, 且该第二晶片之封装体系连接于该金属层之遮蔽 区之表面,使该第二晶片位于该焊罩层与该金属层 之遮蔽区之间。 图式简单说明: 第一图系本发明基频与射频晶片堆叠之封装方法 之第一实施例之流程图; 第二图系本发明基频与射频晶片堆叠之封装结构 之第一实施例之介电层与金属层弯折前之剖面示 意图; 第三图系本发明基频与射频晶片堆叠之封装结构 之第一实施例之介电层与金属层弯折后之剖面示 意图; 第四图系本发明之金属层形成于介电层后之上视 示意图; 第五图系本发明基频与射频晶片堆叠之封装方法 之第二实施例之流程图; 第六图系本发明基频与射频晶片堆叠之封装结构 之第二实施例之介电层与金属层弯折前之剖面示 意图;以及 第七图系本发明基频与射频晶片堆叠之封装结构 之第二实施例之介电层与金属层弯折后之剖面示 意图。 |
