| 主权项 |
1.一种驱动一半导体记忆体之方法,半导体记忆体包括一铁电电容器,用于依据其一铁电膜之极性化位移以储存一多値式资料,及侦测装置,系连接于一相当于该铁电电容器之一顶电极及一底电极其中一者之第一电极,用于侦测该铁电膜之极性化位移,包含:一藉由该侦测装置侦测该铁电膜之极性化位移而读取该多値式资料之第一步骤,系以一读取电压施加于一相当于该铁电电容器之该顶电极及底电极其中另一者之第二电极;及一去除施加于该第二电极之该读取电压之第二步骤,其中在第一步骤内施加之该读取电压具有此一强度,使该铁电膜之极性化位移回复到在第二步骤内藉由去除该读取电压而读取该多値式资料前所取得者。2.如申请专利范围第1项之驱动一半导体记忆体之方法,进一步包含在第二步骤后,一使该铁电电容器之该顶电极及底电极间之一电位差成为零之第三步骤。3.如申请专利范围第2项之驱动一半导体记忆体之方法,其中第三步骤包括在使该电位差成为零之前,施加一电压且其极性相异于该读取电压至该第一电极之极性之一子步骤。4.如申请专利范围第2项之驱动一半导体记忆体之方法,其中该半导体记忆体包括一开关,用于使该铁电电容器之该第一电极及第二电极之电位相等,及第三步骤包括利用该开关以使该电位差成为零之一子步骤。5.如申请专利范围第2项之驱动一半导体记忆体之方法,其中该半导体记忆体包括一开关,用于使该铁电电容器之该第一电极及第二电极之电位相等,及第三步骤包括施加一固定电压至该铁电电容器之该第二电极,及利用该开关以使该电位差成为零之一子步骤。6.如申请专利范围第1项之驱动一半导体记忆体之方法,其中在第一步骤内施加之该读取电压具有此一强度,使一施加于该铁电电容器之该第一电极及第二电极间之电压系小于该铁电电容器之一矫顽电压。7.如申请专利范围第1项之驱动一半导体记忆体之方法,其中该侦测装置具有一负载电容器,第一步骤包括施加该读取电压至由该铁电电容器与该负载电容器组成之一串联电路之二端之一子步骤,及该侦测装置藉由侦测一施加于该负载电容器之电压而侦测该铁电膜之极性化位移,且该电压系依该铁电电容器之电容与该负载电容器之电容间之一比率分割该读取电压而取得。8.如申请专利范围第1项之驱动一半导体记忆体之方法,其中该侦测装置包括一场效电晶体,系制成于一基板上且具有一闸极以连接于该铁电电容器之该第一电极,第一步骤包括施加该读取电压于该铁电电容器之该第二电极与该基板之间之一子步骤,及当依该铁电电容器之电容与该场效电晶体之闸极电容间之一比率分割该读取电压而取得之一电压系施加于该场效电晶体之闸极时,该侦测装置即藉由侦测一流动于该场效电晶体之一汲极区与一源极区间之电流,以侦测该铁电膜之极性化位移。9.一种驱动一半导体记忆体之方法,半导体记忆体包括复数依序连接之铁电电容器,各依据其一铁电膜之极性化位移以储存一多値式资料,复数选择电晶体,分别连接于该复数铁电电容器,供选择其中一该铁电电容器以读取该多値式资料,及侦测装置,系连接于该复数依序连接之铁电电容器之一端,藉由侦测该选择电晶体所选定一铁电电容器内包含之该铁电膜之极性化位移,以读取该多値式资料,包含:一施加一读取电压至各该铁电电容器之一顶电极及一底电极其中一者之第一步骤;及一去除施加于该一电极之该读取电压之第二步骤,其中在第一步骤内施加之该读取电压具有此一强度,使该铁电膜之极性化位移回复到在第二步骤内藉由去除该读取电压而读取该多値式资料前所取得者。10.如申请专利范围第9项之驱动一半导体记忆体之方法,进一步包含在第二步骤后,一使该铁电电容器之该顶电极及底电极间之一电位差成为零之第三步骤。图式简单说明:图1系本发明实施例1之一半导体记忆体内包含之一记忆体单元等效电路图;图2系一记忆体单元阵列之等效电路图,其中各包含于实施例1半导体记忆体内之记忆体单元系配置成矩阵型式;图3系揭示实施例1半导体记忆体之一读取操作中之电荷与电压行为之视图;图4系揭示实施例1半导体记忆体之一读取操作中之电荷与电压行为之视图;图5系实施例1半导体记忆体中采用之等效电路图,供了解读取一资料后,使铁电电容器之顶电极及底电极间之一电位差成为零之一第二方法;图6系实施例1半导体记忆体中采用之等效电路图,供了解读取一资料后,使铁电电容器之顶电极及底电极间之一电位差成为零之一第三方法;图7系实施例1半导体记忆体中采用之等效电路图,供了解读取一资料后,使铁电电容器之顶电极及底电极间之一电位差成为零之一第四方法;图8系本发明实施例2之一半导体记忆体内包含之一记忆体单元等效电路图;图9系揭示实施例2半导体记忆体之一读取操作中之电荷与电压行为之视图;图10A、10B系实施例2半导体记忆体之一读取操作中之时间表,其中图10A系储在一资料"1"时采用之时间表,及图10B系储存一资料"0'时采用之时间表;图11系一等效电路图,说明实施例2半导体记忆体之一评估测试;图12系揭示自实施例2半导体记忆体评估测试中取得之读取循环数及电压之间关系;图13系揭示自实施例2半导体记忆体评估测试中取得之维持时间及位元线电压之间关系;图14系本发明实施例3之一半导体记忆体包含之一记忆体单元等效电路图;图15系第一习知实例之半导体记忆体内包含之一记忆体单元等效电路图;图16系第二习知实例之半导体记忆体内包含之一记忆体单元等效电路图;及图17系揭示第二习知实例半导体记忆体之一读取操作中之电荷与电压行为之视图。 |
