| 主权项 |
1.一种扁平引脚半导体封装,其包括有: 一较厚的导线架,其系由厚度大于一般8密耳(mils) 之单一规范材料所制得,且该导线架包含有一源极 引脚、一闸极引脚、一汲极引脚与一第一导线架 垫,该第一导线架垫包含有一场效电晶体(FET)晶粒 结合于上; 源极与闸极接合区,其位在该FET晶粒之一顶面平面 的同一平面上; 复数引线,其连接该FET晶粒之源极至该源极接合区 ,及一单一引线连接该FET晶粒之闸极至该闸极接合 区,且该引线的材质为铝,厚度为20密耳;以及 一树脂体,其将该FET晶粒、引线与至少部分的该导 线架埋设于内。 2.如申请专利范围第1项所述之扁平引脚半导体封 装,其中该导线架垫穿过该封装底面显露出来。 3.如申请专利范围第1项所述之扁平引脚半导体封 装,其中该源极引脚包含有一锁固孔。 4.如申请专利范围第1项所述之扁平引脚半导体封 装,其中该源极引脚包含有一容接固体片。 5.如申请专利范围第1项所述之扁平引脚半导体封 装,其中该源极引脚与闸极引脚设计为彼此间相邻 的设置于该半导体封装之该汲极引脚的相对边。 6.如申请专利范围第1项所述之扁平引脚半导体封 装,其中该汲极引脚包含有一用以夹住一模具的槽 口。 7.如申请专利范围第1项所述之扁平引脚半导体封 装,其中该闸极引脚包含有一用以在回焊过程中固 定该封装的槽口。 8.如申请专利范围第1项所述之扁平引脚半导体封 装,更包含有一接合至该场效电晶体(FET)晶粒之源 极区域的第二源极引脚。 9.如申请专利范围第8项所述之扁平引脚半导体封 装,其中该源极引脚采彼此间相对设置。 10.如申请专利范围第8项所述之扁平引脚半导体封 装,其中该源极引脚是针脚焊接至该场效电晶体( FET)晶粒之源极区域。 11.如申请专利范围第1项所述之扁平引脚半导体封 装,更包含有接合至一第二导线架垫的一第二晶粒 。 12.如申请专利范围第11项所述之扁平引脚半导体 封装,其中每一场效电晶体(FET)晶粒的汲极引脚被 设置于该半导体封装的一第一面。 13.如申请专利范围第11项所述之扁平引脚半导体 封装,其中每一场效电晶体(FET)晶粒的汲极引脚被 设置于该半导体封装的相对面。 14.如申请专利范围第11项所述之扁平引脚半导体 封装,其中该导线架垫自该封装底面显露出来。 15.一种覆盖一电子元件的扁平引脚半导体封装,其 包含有: 一相对较厚的导线架,其系由厚度大于一般8密耳( mils)之单一规范材料所制得,并且包含有一源极引 脚、一闸极引脚、一汲极引脚一导线架垫,该导线 架垫具有该电子元件接合于上; 源极与闸极接合区,其位在该电子元件之一顶面平 面的同一平面上; 引线,其连接该电子元件至该源极引脚,且该引线 的材质为铝,且粗细约20密耳(mils);以及 一树脂体,其将该电子元件、该引线与至少部分的 该导线架埋设于内。 图式简单说明: 第1图为一典型的半导体封装俯视示意图。 第2图为一另一种典型半导体封装俯视示意图。 第3图为一种习知半导体封装的横截面示意图。 第4图为一习知双晶粒半导体封装的俯视示意图。 第5图为一习知半导体封装的俯视示意图。 第6A图为本发明之一种半导体封装实施例俯视示 意图。 第6B图为依据本发明之第6A图的横截面示意图。 第6C图为依据本发明之第6A图的仰视示意图。 第7A图为本发明之另一种半导体封装实施例的俯 视示意图。 第7B图为依据本发明之第7A图的横截面示意图。 第7C图为依据本发明之第7A图的仰视图。 第8A图为本发明之另一种半导体封装实施例的俯 视示意图。 第8B图为依据本发明之第8A图的横截面示意图。 第8C图为依据本发明之第8A图的仰视图。 第9A图为本发明之另一种半导体封装实施例的俯 视示意图。 第9B图为依据本发明之第9A图的横截面示意图。 第9C图为依据本发明之第9A图的仰视图。 第10A图为本发明之另一种半导体封装实施例的俯 视示意图。 第10B图为依据本发明之第10A图的横截面示意图。 第10C图为依据本发明之第10A图的仰视图。 第11A图为本发明之另一种半导体封装实施例的封 装俯视示意图。 第11B图为依据本发明之第11A图的横截面示意图。 第11C图为依据本发明之第11A图的仰视图。 第12A图为本发明之另一种半导体封装实施例的俯 视示意图。 第12B图为依据本发明之第12A图的横截面示意图。 第12C图为依据本发明之第12A图的仰视图。 第13图为本发明之另一种半导体封装实施例的俯 视示意图。 第14A图为本发明之另一种半导体封装实施例的俯 视示意图。 第14B图为依据本发明之第14A图的横截面示意图。 第15图为本发明之另一种半导体封装实施例的俯 视示意图。 第16图为本发明之另一种半导体封装实施例的俯 视示意图。 第17图为本发明之另一种半导体封装实施例的横 截面示意图。 第18图为本发明之另一种半导体封装实施例的横 截面示意图。 第19图为本发明之另一种半导体封装实施例的横 截面示意图。 第20图为本发明之另一种半导体封装实施例的横 截面示意图。 第21A图为本发明之另一种半导体封装实施例的横 截面示意图。 第21B图为依据本发明之第21A图的俯视示意图。 第21C图为依据本发明之第21A图的横截面示意图。 第22A图为本发明之另一种半导体封装实施例的俯 视示意图。 第22B图为依据本发明之第22A图的横截面示意图。 第22C图为依据本发明之第22A图的仰视图。 |
