| 主权项 |
1.一种积体电路,包括: 一输入埠,用以从外部源接收资料到该积体电路中 ; 一可配置逻辑阵列具有经由储存于该可配置逻辑 阵列中电气式可程式化配置点的配置资料所定义 的可程式化配置; 一记忆体用以储存该积体电路中任务功能指令及 储存用于转移该配置资料到该可配置逻辑阵列中 的可程式化配置点以回应一初始化事件的初始化 功能;以及 一与该记忆体耦合的处理器核心用以从该记忆体 中取得并执行指令。 2.如申请专利范围第1项之积体电路,更包括一可程 式化配置记忆体在该积体电路中以储存该配置资 料,其中该初始化功能从该可程式化配置记忆体中 转移该配置资料到该可配置逻辑阵列中。 3.如申请专利范围第1项之积体电路,其中该记忆体 包括非挥发性储存装置。 4.如申请专利范围第1项之积体电路,其中该记忆体 包括浮动闸极记忆储存装置。 5.如申请专利范围第1项之积体电路,其中该记忆体 包括唯读记忆储存装置。 6.如申请专利范围第1项之积体电路,其中该记忆体 包括用于该初始化功能的第一非挥发性储存装置 及用于该任务功能指令的第二储存装置。 7.如申请专利范围第1项之积体电路,其中该记忆体 包括用于该初始化功能的第一挥发性储存装置及 用于该任务功能指令的第二储存装置。 8.如申请专利范围第1项之积体电路,更包括一与该 处理器核心耦合的看门狗计时器,其中该初始化功 能包括使用该看门狗计时器因应错误而产生该初 始化事件以及根据该初始化事件重新执行该初始 化功能。 9.如申请专利范围第1项之积体电路,更包括一与该 处理器核心耦合的看门狗计时器,其中该初始化功 能包括经由在该积体电路上的输入埠载入该配置 资料到该积体电路中,以及使用该看门狗计时器因 应错误而产生该初始化事件并根据该初始化事件 重新经由该输入埠载入该配置资料。 10.如申请专利范围第1项之积体电路,其中该初始 化功能包括经由该积体电路上的该输入埠接收加 密的配置资料以及将该配置资料进行解密。 11.如申请专利范围第1项之积体电路,其中该初始 化功能包括经由该积体电路上的该输入埠接收压 缩的配置资料以及将该配置资料进行解压缩。 12.如申请专利范围第1项之积体电路,其中该电气 式可程式化配置点包括非挥发性、可电荷程式化 记忆胞。 13.如申请专利范围第1项之积体电路,其中该电气 式可程式化配置点包括非挥发性、可程式化记忆 胞。 14.如申请专利范围第1项之积体电路,更包括一介 面介于该处理器核心及该可配置逻辑阵列之间以 支援该初始化功能。 15.如申请专利范围第1项之积体电路,其中该记忆 体储存一内电路程式化功能以写入或修改该初始 化功能。 16.如申请专利范围第1项之积体电路,其中该记忆 体包括一受保护的第一记忆阵列用以储存备份配 置载入功能的指令,以及一第二记忆阵列用以储存 该初始化功能,该第一记忆阵列被保护免于经由一 内电路程式化功能而被改变以及该第二记忆阵列 可经由该内电路程式化功能而写入或修改。 17.如申请专利范围第1项之积体电路,其中该处理 器核心包括一被配置的可配置逻辑阵列以执行该 指令。 图式简单说明: 图1系根据本发明的系统单晶片积体电路的一个实 施例之简化方块图; 图2系根据本发明的系统单晶片积体电路的另一实 施例之简化方块图; 图3系根据本发明的系统单晶片积体电路的又一实 施例之简化方块图; 图4系根据本发明的系统单晶片积体电路之较详细 的功能示意图; 图5系根据本发明在晶片上包括配置资料记忆体的 系统单晶片积体电路的一个实施例之功能示意图; 图6系根据本发明在晶片上包括配置资料记忆体的 系统单晶片积体电路的另一实施例之功能示意图; 图7系根据本发明在晶片上包括配置资料记忆体并 支援加密/解密及/或压缩/解压缩的系统单晶片积 体电路的一个实施例之功能示意图;以及 图8系根据本发明所提供系统单晶片积体电路环境 部署的理论图,其中配置资料由远端源提供且系统 单晶片积体电路允许配置载入功能的配置载入,以 建立与远端源的沟通管道。 |
