| 主权项 |
1.一种针对一具有一阵列记忆体单元之非挥发性 记忆体中并行程式设计一组记忆体单元之方法,其 中每一记忆体单元均具有一控制闸极及一由一源 极与一汲极界定之通道,该方法包含: (a1)对于该组记忆体单元中之每一记忆体单元,将 一相关联电压源耦接至每一通道,以视乎每一该记 忆体单元系被指定为将受程式设计还是程式抑制 来使每一通道达到一程式启用或程式抑制电压; (a2)使该相关联电压源与每一该单元之该通道去耦 ,同时允许该程式启用或程式抑制电压于该通道处 以动态方式受保持;及 (a3)藉由将程式设计电压施加至该组记忆体单元之 该等控制闸极来对该组记忆体单元进行程式设计 。 2.如请求项1之方法,进一步包含: 当该组记忆体单元在动态条件下操作时,在该阵列 非挥发性记忆体单元上允许另一记忆体操作。 3.如请求项1之方法,进一步包含: (b1)以预定次数验证每一记忆体单元是否已适当程 式设计至一预定状态;及 (b2)指定已被适当程式设计之每一记忆体单元为将 受程式抑制; (b3)重复(a1)至(a3)直至该组之所有记忆体单元已适 当程式设计。 4.如请求项3之方法,其中程式设计及验证在记忆体 单元之至少二交错组之间执行,使得当于一组记忆 体单元上执行(a1)至(a3)时,在另一组记忆体单元上 执行(b1)至(b2)。 5.如请求项1之方法,其中: 每一记忆体单元之汲极均耦接至一以可切换方式 连接至一相关联位元线之汲极选择电晶体;及 该耦接一相关联电压源至每一通道之步骤系藉由 启用其汲极选择电晶体以使该相关联电压源自该 相关联位元线连接至其汲极。 6.如请求项1之方法,其中: 每一记忆体单元之汲极耦接至一以可切换方式连 接至一相关联位元线之汲极选择电晶体;及 该使一电压源与每一通道去耦之步骤系藉由停用 具汲极选择电晶体以使该相关联电压源自该相关 联位元线与其汲极断开。 7.如请求项1之方法,其中: 该阵列记忆体单元系经组织成一阵列NAND链,每一 NAND链均包含复数个记忆体单元,该等复数个记忆 体单元由其源极及汲极形成菊链,由一源极端子及 一汲极端子终止;及一汲极选择电晶体,其以可切 换的方式将该汲极端子连接至一相关联位元线。 8.如请求项7之方法,其中: 一记忆体单元之每一该通道组成一NAND链之该等菊 链记忆体单元之组合通道的一部分。 9.如请求项1至8任一项中之方法,其中每一非挥发 性记忆体单元储存一位元之资料。 10.如请求项1至8任一项中之方法,其中每一非挥发 性记忆体单元储存多于一位元之资料。 11.如请求项1至8任一项中之方法,其中该每一记忆 体单元进一步包含一电荷储存元件。 12.一种非挥发性记忆体,包含: 一组记忆体单元,每一记忆体单元具有一由一源极 与一汲极界定之通道; 一相应组之电压源,其用于供应操作电压至该组记 忆体单元; 一传送电晶体,其与该组之每一记忆体单元相关联 ,该传送电晶体以可切换的方式将该相关联记忆体 单元之该汲极耦接至其相应电压源;及 一控制器,其控制每一该传送电晶体,以使该相应 电压源耦接至该相关联记忆体单元之该汲极,以在 该相关联记忆体单元之该通道处建立一预定程式 启用或一程式抑制电压条件,且其后,使该相应电 压源与该汲极去耦以于该通道处大体上动态地保 持该预定电压条件以用于程式操作。 13.如请求项12之非挥发性记忆体,其中每一相应电 压源系由一感应放大器提供。 14.如请求项12之非挥发性记忆体,其中: 该阵列之记忆体单元系排列成可由字元线及位元 线存取之列及行;且 该传送电晶体使得该相关联记忆体单元之该汲极 经由一相关联位元线耦接至该相应电压源。 15.如请求项12之非挥发性记忆体,其中该控制器为 一状态机。 16.如请求项14之非挥发性记忆体,其中: 该阵列之记忆体单元系组织成一阵列之NAND链,每 一NAND链包含复数个记忆体单元,该等复数个记忆 体单元由其源极及汲极形成菊链,且由一源极端子 及一汲极端子终止;及 该传送电晶体使得该汲极端子经由一相关联位元 线耦接至该相应电压源。 17.如请求项16之非挥发性记忆体,其中: 一记忆体单元之每一该通道组成一NAND链之该等菊 链记忆体单元之组合通道的一部分。 18.如请求项16之非挥发性记忆体,其中: 该控制器允许通道电压针对一列中之一组记忆体 单元以动态方式设定,此系藉由首先启用耦接至其 相关联位元线且接着与其相关联位元线去耦;且其 后,允许另一列记忆体单元耦接至该等位元线以用 于另一记忆体操作。 19.如请求项12至18任一项中之非挥发性记忆体,其 中每一非挥发性记忆体单元储存一位元之资料。 20.如请求项12至18任一项中之非挥发性记忆体,其 中每一非挥发性记忆体单元储存多于一位元之资 料。 21.如请求项12至18任一项中之非挥发性记忆体,其 中该每一记忆体单元进一步包含一电荷储存元件 。 22.一种非挥发性记忆体,包含: 一组记忆体单元,每一记忆体单元具有一由一源极 与一汲极界定之通道; 一相应组之电压源,其用于供应操作电压至该组记 忆体单元; 用于将每一记忆体单元之该汲极耦接至其相应电 压源以于该通道处建立一预定程式启用或程式抑 制电压条件之构件;及 用于使该通道浮动使得该预定电压于该通道处系 以动态方式保持以用于程式操作之构件。 图式简单说明: 图1展示一阵列记忆体单元及用于操作该等记忆体 单元之电路; 图2展示以动态方式擦除记忆体单元之流程图; 图3展示以动态方式操作记忆体单元之流程图; 图4展示一NOR快闪记忆体单元之图; 图5展示某些NAND快闪记忆体单元之图; 图6示意性地说明一串组织成一NAND链之记忆体单 元; 图7说明一组织成一阵列NAND链之记忆体阵列之实 例; 图8说明一适于实施本发明之记忆体装置之较佳配 置; 图9说明一用于一记忆体单元之程式设计操作之例 示性操作电压的表格; 图10说明在一习知程式操作期间经由所选字元线 施加至页记忆体单元的控制闸极的典型电压之时 序图; 图11为图6中所示之NAND链之另一示意图,其特别展 示根据本发明之一较佳实施例的用于闩锁一程式 启用或程式抑制电压之汲极选择电晶体及通道电 容; 图12为具有通道电压闩锁之程式设计步骤之时序 图; 图13说明一习知程式设计循环,其中一程式操作为 一序列交错程式设计与验证步骤; 图14说明一实施例,其中在一页记忆体单元上进行 程式设计操作期间,验证步骤在完成该程式设计步 骤之前开始; 图15A说明另一实施例,其中两页记忆体单元共用相 同组位元线以用于有效、并行操作; 图15B说明图15A中所示之两页程式设计实施例之另 一可能性,其中该验证步骤具一有长于闩锁程式设 计时期的时期; 图16说明根据本发明之一较佳实施例的能够同时 为两页记忆体单元执行管线式程式设计与验证之 记忆体装置。 |
