| 发明名称 | 半导体装置 | ||
| 摘要 | 一种半导体装置，倾斜SiGe-HDTMOS的半导体层(30)，由上部Si膜(12)、Si缓冲层(13)、Si<SUB>1-x</SUB>Ge<SUB>x</SUB>膜(14)以及Si罩层(15)所构成。在半导体层(30)中的源区域(20a)和漏区域(20b)之间的区域设置高浓度的n型本体区域(22)、n<SUP>--</SUP>Si区域(23)、Si罩区域(25)、SiGe沟道区域(24)。Si<SUB>1-x</SUB>Ge<SUB>x</SUB>膜(14)的Ge组成比x，成为从Si缓冲层(13)向Si罩层(15)增大的组成。在p型HDTMOS中，可以减少衬底电流中的电子电流成分。 | ||
| 申请公布号 | CN1312778C | 申请公布日期 | 2007.04.25 |
| 申请号 | CN02808393.8 | 申请日期 | 2002.04.18 |
| 申请人 | 松下电器产业株式会社 | 发明人 | 井上彰;高木刚;原义博;久保实 |
| 分类号 | H01L29/78(2006.01) | 主分类号 | H01L29/78(2006.01) |
| 代理机构 | 中科专利商标代理有限责任公司 | 代理人 | 汪惠民 |
| 主权项 | 1.一种半导体装置，其特征在于：包括：至少由第1半导体膜、和与所述第1半导体膜的带隙不同的、从邻接上述第1半导体膜的部位开始向远离第1半导体膜的方向使带隙减小那样构成的第2半导体膜组成的半导体层；在所述半导体层上设置的栅绝缘膜；在所述栅绝缘膜上设置的栅电极；在所述半导体层中位于所述栅电极两侧的区域中导入了第1导电型杂质所形成的源·漏区域；在所述第2半导体膜中位于所述源·漏区域之间的区域中导入了第2导电型杂质所形成的沟道区域；在所述第1半导体膜中位于所述源·漏区域之间的区域中导入了比所述沟道区域的浓度高的第2导电型杂质所形成的本体区域；以及将所述栅电极与所述本体区域电连接的导体部件。 | ||
| 地址 | 日本大阪府 | ||