| 主权项 |
1.一种记忆体模组缓冲器,包含: 一主机侧记忆体通道介面与一下游记忆体通道介 面,能通过多个记忆体通道来与其他装置通讯; 一记忆体装置介面,至少耦合于至该主机侧记忆体 通道介面,以代表与该缓冲器在该主机侧记忆体通 道介面上通讯之一装置来与一记忆体模组上之多 个记忆体装置通讯; 一串列流排埠; 一非依电性记忆体区,用以储存与该缓冲器所伺服 之一记忆体模组相关的资讯;以及 一第一串列流排控制器,用以响应于在该串列 流排埠所接收之请求自该非依电性记忆体区传输 资讯至该串列流排埠外。 2.如申请专利范围第1项所述之记忆体模组缓冲器, 进一步包含一第二串列流排控制器,被连接至该 串列滙流排埠,以响应于一些串列流排命令而致 动多个记忆体模组缓冲器功能。 3.如申请专利范围第2项所述之记忆体模组缓冲器, 其中该第一串列流排控制器响应于一第一串列 流排位址,而该第二串列流排控制器响应于一 第二串列流排位址。 4.如申请专利范围第3项所述之记忆体模组缓冲器, 其中该等第一与第二串列流排控制器包含至少 部分地共用之共同串列流排接收器/驱动器电路 。 5.如申请专利范围第1项所述之记忆体模组缓冲器, 进一步包含对该第一串列流排控制器与对该缓 冲器之一自我测试功能二者均为可存取的一第二 记忆体区,该非依电性记忆体区可由该串列流排 埠使用由一第一范围之记忆体位址选出的多个位 址予以存取,该第二记忆体区可由该串列流排埠 使用由一第二范围之记忆体位址选出的多个位址 予以存取。 6.如申请专利范围第1项所述之记忆体模组缓冲器, 其中该第一串列流排控制器响应于一被指定的 串列流排位址,其中该被指定的串列流排位址 之至少一部分透过该等记忆体通道介面之一被供 应至该控制器。 7.如申请专利范围第1项所述之记忆体模组缓冲器, 其中该非依电性记忆体区可透过该记忆体模组缓 冲器内部之一资料通道为该记忆体装置介面予以 存取。 8.如申请专利范围第7项所述之记忆体模组缓冲器, 进一步包含一组组态暂存器,其中该内部资料通道 被用以在启动之际把资讯由该非依电性记忆体区 镜射至该等组态暂存器。 9.如申请专利范围第1项所述之记忆体模组缓冲器, 其中该非依电性记忆体区包含由包括遮罩式唯读 记忆体(ROM)、可规划ROM、可抹除可规划ROM、电子 式可抹除可规划唯读记忆体(EEPROM)、快闪EEPROM、 雷射切断熔丝和其组合之储存胞元型式的群组所 选出之数个资料储存胞元。 10.如申请专利范围第1项所述之记忆体模组缓冲器 ,其包含封装在一共同封装体中之第一与第二积体 电路,其中该非依电性记忆体区与第一串列流排 控制器集积在该第一积体电路上,而该等记忆体通 道介面与记忆体装置介面集积在该第二积体电路 上,该第二积体电路进一步包含一第二串列流排 控制器,其中该等第一与第二串列流排控制器二 者均连接至该串列流排埠。 11.一种缓冲式记忆体模组,包含: 数个记忆体装置;以及 一记忆体模组缓冲器,耦合至该等记忆体装置,该 记忆体模组缓冲器包含用于该模组之一串列出现 检测功能。 12.如申请专利范围第11项所述之缓冲式记忆体模 组,其中该串列出现检测功能包含了含有与该等记 忆体装置有关之资讯的一非依电性记忆体区、一 串列流排埠与一第一串列滙流排控制器,该第一 串列滙流排控制器系用以响应于在该串列滙流排 埠接收之多个请求而自该非依电性记忆体区传输 资讯至该串列滙流排埠外。 13.如申请专利范围第12项所述之缓冲式记忆体模 组,进一步包含数条位址指定线路,连接至该第一 串列滙流排控制器,以将一记忆体槽指定内容通知 该串列滙流排控制器。 14.如申请专利范围第12项所述之缓冲式记忆体模 组,其中该第一串列流排控制器至少部份依一记 忆体槽指定内容而响应于一串列滙流排位址,其中 该记忆体槽指定内容在一记忆体通道上被传送至 该记忆体模组缓冲器。 15.如申请专利范围第12项所述之缓冲式记忆体模 组,进一步包含连接至该串列滙流排埠之一第二串 列滙流排控制器、与一内建自我测试功能,该第二 串列滙流排控制器提供该串列滙流排埠与该内建 自我测试功能间之存取功能。 16.如申请专利范围第12项所述之缓冲式记忆体模 组,其中该记忆体模组缓冲器包含封装在一共同封 装体中之第一与第二积体电路,其中该非依电性记 忆体区与该第一串列流排集积在该第一积体电 路上,该记忆体模组缓冲器更包含集积在该第二积 体电路上之主机侧和下游记忆体通道介面与一记 忆体装置介面,该第二积体电路进一步包含一第二 串列流排控制器,其中该等第一与第二串列流 排控制器二者均连接至一共同串列流排埠。 17.一种对缓冲式记忆体模组上之串列出现检测功 能指定串列滙流排位址的方法,该方法包含下列动 作: 在一记忆体通道上传输一记忆体槽指定内容至该 缓冲式记忆体模组;以及 至少部分根据被传输之该记忆体槽指定内容,而在 该模组内部宣告一被指定之串列滙流排位址给该 串列出现检测功能。 18.如申请专利范围第17项所述之方法,其中传输一 记忆体槽指定内容至该缓冲式记忆体模组之动作, 包含在一第一记忆体通道段上传输一第一记忆体 槽指定符记(token),并在该缓冲式记忆体模组接收 该第一记忆体槽指定符记。 19.如申请专利范围第18项所述之方法,进一步包含 由该缓冲式记忆体模组沿着该第一记忆体通道段 送回该第一记忆体槽指定符记。 20.如申请专利范围第18项所述之方法,进一步包含 该缓冲式记忆体模组将该第一记忆体槽指定符记 中之一计数値增量以形成一第二记忆体槽指定符 记,并沿着一第二记忆体通道段向前传送该第二记 忆体槽指定符记。 21.如申请专利范围第18项所述之方法,进一步包含 该缓冲式记忆体模组使在该第一记忆体通道段上 接收之资料不能向前传送至一第二记忆体通道段 以外,直到该第一记忆体槽指定符记被接收为止。 22.一种计算装置,包含: 一处理器; 与该处理器连通之一主记忆体控制器; 至少一第一缓冲式记忆体模组,包含数个记忆体装 置、及耦合于该等数个记忆体装置之一记忆体模 组缓冲器,该记忆体模组缓冲器具有一串列出现检 测功能; 连接该主记忆体控制器至该第一缓冲式记忆体模 组之一第一点对点记忆体通道; 一相当低速之流排,被耦合于该第一缓冲式记忆 体模组串列出现检测功能,以让该处理器能发现与 该记忆体模组组态有关的资讯。 23.如申请专利范围第22项所述之计算装置,进一步 包含: 一第二缓冲式记忆体模组,包含数个记忆体装置、 及耦合于该等数个记忆体装置之一记忆体模组缓 冲器,该第二缓冲式记忆体模组具有一串列出现检 测功能;以及 连接该第一缓冲式记忆体模组至该第二缓冲式记 忆体模组之一第二点对点记忆体通道; 其中该相当低速流排亦耦合至该第二缓冲式记 忆体模组串列出现检测功能。 24.如申请专利范围第22项所述之计算装置,其中该 第一记忆体模组上之该串列出现检测功能包含一 串列滙流排控制器、与可透过该串列滙流排控制 器存取的一非依电性记忆体区,该非依电性记忆体 区含有与该记忆体模组上之该等记忆体装置有关 的资讯。 25.如申请专利范围第24项所述之计算装置,其中该 非依电性记忆体区进一步包含与该记忆体模组缓 冲器之能力有关的资讯。 26.如申请专利范围第22项所述之计算装置,其中该 串列滙流排控制器响应于一串列滙流排位址,且该 串列滙流排位址可使用通过该第一记忆体通道发 送至该记忆体模组缓冲器的多个命令予以组配。 图式简单说明: 第1图显示一习知技艺的电脑系统; 第2A与2B图显示一习知技艺的DIMM; 第3图包含一习知技艺的SPD EEPROM的方块图; 第4图显示依据本发明之一些实施例的纳有完全被 缓冲之DIMM的电脑系统; 第5图显示依据本发明之一些实施例的完全被缓冲 之DIMM的一般实作装置配置; 第6图包含依据本发明之一些实施例的记忆体模组 缓冲器之方块图; 第7图包含依据本发明之一些实施例纳有在缓冲器 封装中的SPD EEPROM积体电路之记忆体模组缓冲器的 方块图; 第8图包含依据本发明之一些实施例的记忆体模组 缓冲器之方块图,其使用单一SMBus控制器以存取一 SPD非依电性记忆体区块与一内建自我检测功能; 第9图显示依据本发明之一些实施例的完全被缓冲 之DIMM的电脑系统,其中槽位址未被硬体化,但在起 动时使用系统之记忆体频道被决定;以及 第10图包含依据本发明之一些实施例之一记忆体 缓冲器的方块图,其在第9图之电脑系统的实例为 有用的。 |
