| 主权项 |
1.一种局部感测放大器,其包含: 至少一开关装置,其藉由一在一第一逻辑位准处之 操作控制讯号开启以将至少一局部I/O线耦接至至 少一全域I/O线; 其中该操作控制讯号与一行选择线讯号同时在该 第一逻辑位准处;及 若干讯号线,其平行安置且传输该操作控制讯号及 该行选择线讯号。 2.如请求项1之局部感测放大器,其中该至少一开关 装置包括: 一对致能电晶体,其在该操作控制讯号在该第一逻 辑位准处时开启以为一读取操作耦接一对局部I/O 线与一对全域I/O线之间的读取资料。 3.如请求项2之局部感测放大器,其中该局部感测放 大器进一步包括: 一读取选择电晶体,其在一读取区块选择讯号在该 第一逻辑位准处时开启,因为该操作控制讯号为该 读取操作在该第一逻辑位准处。 4.如请求项2之局部感测放大器,其中该至少一开关 装置包括: 另一对致能电晶体,其在该操作控制讯号在该第一 逻辑位准处时开启以为一写入操作耦接一对局部I /O线与一对全域I/O线之间的写入资料。 5.如请求项4之局部感测放大器,其中该局部感测放 大器进一步包括: 若干写入选择电晶体,其在一写入区块选择讯号在 该第一逻辑位准处时开启,因为该操作控制讯号为 该写入操作在该第一逻辑位准处。 6.如请求项1之局部感测放大器,其中该至少一开关 装置包括: 一对致能电晶体,其在该操作控制讯号在该第一逻 辑位准处时开启以为一写入操作耦接一对局部I/O 线与一对全域I/O线之间的写入资料。 7.如请求项6之局部感测放大器,其中该局部感测放 大器进一步包括: 若干写入选择电晶体,其在一写入区块选择讯号在 该第一逻辑位准处时开启,因为该操作控制讯号为 该写入操作在该第一逻辑位准处。 8.如请求项1之局部感测放大器,其中该局部感测放 大器进一步包括: 至少一预充电开关装置,其在该操作控制讯号在一 第二逻辑位准处时开启以对该至少一局部I/O线预 充电。 9.一种记忆体装置,其包含: 一解码器,其将一操作控制讯号及一行选择线讯号 同时设定在一第一逻辑位准处; 一局部感测放大器,其包括至少一藉由在该第一逻 辑位准处之该操作控制讯号开启以将至少一局部I /O线耦接至至少一全域I/O线之开关装置;及 若干讯号线,其平行安置且自该解码器传输该操作 控制讯号及该行选择线讯号。 10.如请求项9之记忆体装置,其进一步包含: 一位元线感测放大器,其在该行选择线讯号在该第 一逻辑位准处时将一个别至少一位元线耦接至该 至少一局部I/O线。 11.如请求项9之记忆体装置,其中该至少一开关装 置包括: 一对致能电晶体,其当该操作控制讯号在该第一逻 辑位准处时开启以为一读取操作耦接一对局部I/O 线与一对全域I/O线之间的读取资料。 12.如请求项11之记忆体装置,其中该局部感测放大 器进一步包括: 一读取选择电晶体,其当一读取区块选择讯号在该 第一逻辑位准处时开启,因为该操作控制讯号为该 读取操作在该第一逻辑位准处。 13.如请求项11之记忆体装置,其中该至少一开关装 置包括: 另一对致能电晶体,其当该操作控制讯号在该第一 逻辑位准处时开启以为一写入操作耦接一对局部I /O线与一对全域I/O线之间的写入资料。 14.如请求项13之记忆体装置,其中该局部感测放大 器进一步包括: 若干写入选择电晶体,其当一写入区块选择讯号在 该第一逻辑位准处时开启,因为该操作控制讯号为 该写入操作在该第一逻辑位准处。 15.如请求项9之记忆体装置,其中该至少一个开关 装置包括: 一对致能电晶体,其当该操作控制讯号在该第一逻 辑位准处时开启以为一写入操作耦接一对局部I/O 线与一对全域I/O线之间的写入资料。 16.如请求项15之记忆体装置,其中该局部感测放大 器进一步包括: 若干写入选择电晶体,其当一写入区块选择讯号在 该第一逻辑位准处时开启,因为该操作控制讯号为 该写入操作在该第一逻辑位准处。 17.如请求项9之记忆体装置,其中该局部感测放大 器进一步包括: 至少一预充电开关装置,其当该操作控制讯号在一 第二逻辑位准处时开启以对该至少一局部I/O线预 充电。 18.一种记忆体装置,其包含: 一解码器,其将一操作控制讯号及一行选择线讯号 同时设定在一第一逻辑位准处; 若干讯号线,其平行安置且自该解码器传输该操作 控制讯号及该行选择线讯号;及 耦合构件,其用于当该操作控制讯号为一读取/写 入操作在该第一逻辑位准处时将至少一局部I/O线 耦接至至少一全域I/O线。 19.如请求项18之记忆体装置,其进一步包含: 一位元线感测放大器,其当该行选择线讯号在该第 一逻辑位准处时将一个别至少一位元线耦接至该 至少一局部I/O线。 20.如请求项18之记忆体装置,其中该局部感测放大 器进一步包括: 用于当该操作控制讯号在一第二逻辑位准处时对 该至少一局部I/O线预充电之构件。 图式简单说明: 图1为一习知之局部感测放大器的电路图。 图2展示说明图1之习知之局部感测放大器之操作 的时序图。 图3为一习知之记忆体装置的方块图。 图4根据先前技术展示说明一预充电控制讯号脉冲 之产生及一行选择线讯号之启动之间的未对准的 时序图。 图5为根据本发明之一实施例之一局部感测放大器 的电路图。 图6展示说明根据本发明之另一实施例之图5之局 部感测放大器之操作的时序图。 图7为根据本发明之另一实施例之一局部感测放大 器的电路图。 图8为根据本发明之另一实施例之一局部感测放大 器的电路图。 图9为根据本发明之一实施例之一半导体记忆体装 置的方块图。 图10为根据本发明之一实施例之图9之一行解码器 的方块图。 图11为根据本发明之一实施例之图10之一行选择线 驱动器的电路图。 图12为根据本发明之一实施例之图9之半导体记忆 体装置中之另外的组件的方块图。 |
