| 主权项 |
1.一种非挥发性记忆单元,包括: 一金属氧化物半导体架构; 一电阻,串联耦接上述金属氧化物半导体架构;以 及 一写入接脚,其第一端耦接上述电阻,上述写入接 脚适合耦接一写入电压,以诱导软性崩溃于上述金 属氧化物半导体架构中, 其中上述电阻可使一电流减少,上述电流是由上述 写入电压所产生的,并流经上述金属氧化物半导体 架构。 2.如申请专利范围第1项所述之非挥发性记忆单元, 其中上述写入接脚是一外接接脚,其中上述电阻更 包括一第二端耦接一外接写入接脚。 3.如申请专利范围第1项所述之非挥发性记忆单元, 其中上述金属氧化物半导体架构是P型金属氧化物 半导体装置。 4.如申请专利范围第1项所述之非挥发性记忆单元, 其中上述电阻系藉由导电性内连线直接耦接上述 金属氧化物半导体架构。 5.如申请专利范围第4项所述之非挥发性记忆单元, 其中上述导电性内连线系选自导线、介层窗和接 触点之至少一者。 6.如申请专利范围第1项所述之非挥发性记忆单元, 其中上述电阻之电阻値介于5K至10M欧姆之间。 7.如申请专利范围第6项所述之非挥发性记忆单元, 其中上述电阻之电阻値更介于50K至1M欧姆之间。 8.如申请专利范围第1项所述之非挥发性记忆单元, 其中上述金属氧化物半导体架构包括一源极和一 汲极,上述源极和上述汲极之间为短路。 9.如申请专利范围第1项所述之非挥发性记忆单元, 更包括一参考记忆单元,上述参考记忆单元和上述 非挥发性记忆单元实质上一样,其中利用上述参考 记忆单元产生一参考漏电流。 10.如申请专利范围第9项所述之非挥发性记忆单元 ,其中上述参考记忆单元和上述非挥发性记忆单元 共用一共享电阻。 11.一种记忆单元矩阵,具有复数行和复数列,包括: 一复数第一线,耦接上述记忆单元矩阵之复数记忆 单元之上述列,并且耦接上述第一线之上述记忆单 元全在同一列上;以及 一复数第二线,耦接上述记忆单元矩阵之复数记忆 单元之上述行,并且耦接上述第二线之上述记忆单 元全在同一行上; 其中各上述记忆单元包括一金属氧化物半导体装 置,上述金属氧化物半导体装置串联耦接一电阻, 并且其中上述金属氧化物半导体装置适合一软性 崩溃。 12.如申请专利范围第11项所述之记忆单元矩阵,其 中上述第一线为字元线,上述第二线为位元线。 13.如申请专利范围第11项所述之记忆单元矩阵,其 中同一列之上述记忆单元共用上述电阻。 14.如申请专利范围第11项所述之记忆单元矩阵,其 中上述电阻具有一第一端和一第二端,上述第一端 耦接一写入接脚,上述第二端耦接一读取接脚。 15.一种记忆装置,包括: 一记忆单元,包括: 一金属氧化物半导体装置,具有一常态漏电流状态 和至少一写入漏电流状态,上述写入漏电流状态是 上述金属氧化物半导体装置之一介电层之软性崩 溃所引起的,并且上述写入漏电流大于上述常态漏 电流;以及 一电阻,串联耦接上述金属氧化物半导体装置,以 减少一电流,上述电流是由一写入电压所产生的, 并流经上述金属氧化物半导体架构。 16.如申请专利范围第15项所述之记忆装置,其中上 述金属氧化物半导体架构是P型金属氧化物半导体 装置。 17.如申请专利范围第15项所述之记忆装置,其中上 述常态漏电流状态和上述写入漏电流状态为上述 记忆单元之复数状态。 图式简单说明: 第1图系显示一传统具有一漏电流之MOS装置。 第2图系显示在一PMOS装置下,一漏电流和时间的的 关系图,其中复数软性崩溃出现在图中多次。 第3A至3D图系显示本发明一实施例之各种变化。 第4A至4B图系显示本发明一实施例之剖面图。 第5A至5B图系显示一参考记忆单元,用以侦测一记 忆单元状态。 第6图系显示本发明一实施例之漏电流和时间关系 图,其中介电闸极之漏电流是写入时间的函数。 第7图系显示使用本发明实施例之记忆单元所组成 之一记忆单元矩阵。 |
