| 主权项 |
1.一种半导体装置,其特征在于 包含: 半导体层,其系含有被遮光区域; 半导体元件,其系设于上述被遮光区域之上述半导 体层; 第一层间绝缘层,其系设于上述半导体元件之上方 ; 复数个第一遮光层,其系设于上述第一层间绝缘层 之上方; 第二层间绝缘层,其系至少设于第一遮光层之上方 ;及 第二遮光层,其系设于上述第二层间绝缘层之上方 ;且, 上述第二遮光层含有至少位于相邻之上述第一遮 光层彼此之间之特定之图案。 2.如请求项1之半导体装置,其中 上述被遮光区域由上述第一遮光层及上述第二遮 光层中至少一方所被覆。 3.如请求项1或2之半导体装置,其中 上述第二遮光层含有至少包含上述第一遮光层之 反转形状之图案。 4.如请求项1或2之半导体装置,其中 上述第一遮光层及上述第二遮光层中至少一方含 有在上述被遮光区域内设计规定所容许之最大尺 寸。 5.如请求项1或2之半导体装置,其中 上述第二遮光层系设置成与上述第一遮光层部分 重叠。 6.如请求项1或2之半导体装置,其中 上述第一遮光层为配线层。 7.如请求项1或2之半导体装置,其中 上述第二遮光层为配线层。 8.如请求项1或2之半导体装置,其中 更进一步设有连接上述第一遮光层及上述第二遮 光层的导通孔层。 9.如请求项8之半导体装置,其中 上述导通孔层设置于上述第一遮光层及上述第二 遮光层重叠之部分。 10.如请求项1或2之半导体装置,其中 进一步地包含:第三绝缘层,其系设置于上述半导 体元件与上述第一层间绝缘层之间;及 配线层,其系设于上述第三层间绝缘层上;且 上述配线层含有在上述被遮光区域内设计规定所 容许之最大尺寸。 11.一种半导体装置,其特征为 包含: 半导体层,其系含有被遮光区域; 半导体元件,其系设于上述被遮光区域之上述半导 体层; 第一层间绝缘层,其系设于上述半导体元件之上方 ;及 第一遮光层,其系设于上述第一层间绝缘层之上方 ;且 上述第一遮光层含有在上述被遮光区域内设计规 定所容许之最大尺寸。 12.如请求项1或11之半导体装置,其中 在上述被遮光区域之外侧含有遮光区域;且 在上述遮光区域包含: 上述第一层间绝缘层,其系设在上述半导体层之上 方; 第一金属层,其系在上述第一层间绝缘层上; 接触层,其系设于上述半导体层与上述第一金属层 之间; 第二层间绝缘层,其系至少设于上述第一金属层之 上方; 第二金属层,其系设于上述第二层间绝缘层之上方 ;及 导通孔层,其系连接上述第一金属层及上述第二金 属层。 13.如请求项12之半导体装置,其中 上述遮光区域设置成包围上述被遮光区域。 14.如请求项12之半导体装置,其中 上述导通孔层在上述遮光区域中,并非为孔状,而 以在相互连接之沟槽内埋入导电层来形成。 15.如请求项12之半导体装置,其中 上述接触层在上述遮光区域中,并非为孔状,而以 在相互连接之沟槽内埋入导电层来形成。 16.如请求项12之半导体装置,其中 上述导通孔层在上述遮光区域中配置成交错状。 17.如请求项12之半导体装置,其中 上述接触层在上述遮光区域中配置成交错状。 18.如请求项1或11之半导体装置,其中 上述半导体元件为单层闸极型之非挥发性记忆体 。 图式简单说明: 图1(A)系模式性地显示第一实施方式之半导体装置 之剖面图,图I(B)系该平面图。 图2(A)系模式性地显示第二实施方式之半导体装置 之剖面图,图2(B)系该平面图。 图3(A)系模式性地显示第三实施方式之半导体装置 之剖面图,图3(B)系该平面图。 图4系模式性地显示第四实施方式之半导体装置的 被遮光区域上所设之记忆格之立体图。 图5(A)至(C)系模式性地显示第四实施方式之半导体 装置的被遮光区域上所设之记忆格之立体图。 图6系模式性地显示第四实施方式之半导体装置之 平面图。 图7系模式性地显示第四实施方式之半导体装置之 平面图。 图8系模式性地显示第四实施方式之半导体装置之 立体图。 图9系模式性地显示第四实施方式之半导体装置之 平面图。 |
