| 主权项 |
1.一种半导体装置,包括: 一基底; 一第一介电层位于该基底上,其第一介电常数小于 2.7; 一介层孔,位于该第一介电层中; 一第二介电层,位于该第一介电层上,该第二介电 层具有小于该第一介电常数之第二介电常数; 一导线,形成于该第二介电层中,该导线从该第二 介电层之上表面延伸至该第二介电层之中,并电性 连接该介层孔; 一第三介电层,位于该第二介电层和该导线之间, 且该第三介电层具有大于该第二介电常数之第三 介电常数;以及 一第四介电层,位于该第二介电层上,且该第四介 电层具有大于该第二介电常数之第四介电常数。 2.如申请专利范围第1项所述之半导体装置,更包括 一导电覆盖层于该导线上。 3.如申请专利范围第1项所述之半导体装置,其中该 第二介电层的平均孔隙度大于25%。 4.如申请专利范围第1项所述之半导体装置,其中该 第二介电层的平均孔隙度大于10%。 5.如申请专利范围第1项所述之半导体装置,其中该 第二介电常数小于该第一介电常数、该第三介电 常数、或该第四介电常数,且两者的的介电常数差 値大于0.2。 6.如申请专利范围第1项所述之半导体装置,其中该 第四介电层之厚度大于300。 7.如申请专利范围第1项所述之半导体装置,其中该 第三介电层延伸于该第一介电层和该介层孔之间 。 8.如申请专利范围第7项所述之半导体装置,其中该 第三介电层之厚度小于200。 9.如申请专利范围第1项所述之半导体装置,其中该 第三介电层与该第四介电层以相同材料形成。 10.如申请专利范围第1项所述之半导体装置,更包 括一界面层,其厚度小于200,且位于该第一介电 层与该第二介电层之间。 11.如申请专利范围第1项所述之半导体装置,更包 括: 一附加介电层,位于该第四介电层和该导线上,该 附加介电层的介电常数大于该第二介电常数;以及 一附加介层孔,位于该附加介电层中,该附加介层 孔由该附加介电层之上表面延伸至该附加介电层 之中,并电性连接该导线。 12.一种积体电路装置,包括: 一基底; 一第一介电层位于该基底上,其第一介电常数小于 2.7; 一介层孔,位于该第一介电层中; 一第二介电层,位于该第一介电层上,该第二介电 层具有小于该第一介电常数之第二介电常数; 一沟槽开口,位于该第二介电层中; 一第三介电层,位于该沟槽开口上,且该第三介电 层具有大于该第二介电常数之第三介电常数; 填入一导线于该沟槽开口内,该导线电性连接该介 层孔;以及 一第四介电层,于该第二介电层上,且该介电层具 有大于该第二介电常数之第四介电常数。 13.如申请专利范围第12项所述之积体电路装置,其 中该第一介电层的平均孔隙度大于25%。 14.如申请专利范围第12项所述之积体电路装置,更 包括一导电覆盖层于该导线上。 15.如申请专利范围第12项所述之积体电路装置,其 中该第二介电常数小于该第一介电常数、该第三 介电常数、或该第四介电常数,且两者的的介电常 数差値大于0.2。 16.如申请专利范围第12项所述之积体电路装置,其 中该第三介电层之厚度小于200。 17.一种半导体装置,包括: 一基底; 一第一介电层位于该基底上,该第一介电层的第一 介电常数小于4.5; 一第二介电层,位于该第一介电层上,该第二介电 层具有小于该第一介电常数之第二介电常数; 一垂直方向导线,位于该第一介电层之中; 一水平方向导线,形成于第二介电层中,该水平方 向导线从该第二介电层之上表面延伸至该第二介 电层之中,并电性连接该垂直方向导线; 一第三介电层,位于该第二介电层和该水平方向导 线之间,且该第三介电层具有大于该第二介电常数 之第三介电常数;以及 一第四介电层,位于该第二介电层上,且该第四介 电层具有大于该第二介电常数之第四介电常数。 18.如申请专利范围第17项所述之半导体装置,其中 该第二介电层的平均孔隙度大于25%。 19.如申请专利范围第17项所述之半导体装置,其中 该第四介电层之厚度大于300。 20.如申请专利范围第17项所述之半导体装置,其中 该垂直方向导线为一接触插塞。 21.如申请专利范围第17项所述之半导体装置,其中 该垂直方向导线为一介层孔,且该第一介电层的第 一介电常数小于2.7。 22.如申请专利范围第17项所述之半导体装置,其中 该第三介电层之厚度小于200。 图式简单说明: 第1~7A及7B图为一系列之剖面图,系显示本发明一实 施例之双镶嵌结构。 第8~9图为一系列之剖面图,系显示本发明一实施例 之双镶嵌结构之变化。 第10~14图为一系列之剖面图,系显示本发明一实施 例之单镶嵌结构。 |
