| 主权项 |
1.一种半导体元件,包括: 一介电层; 一具有圆化顶角之内连线,镶嵌在该介电层中;以 及 一填充物,沿着该圆化顶角形成该内连线的侧边。 2.如申请专利范围第1项所述之半导体元件,其中该 填充物覆盖住该圆化顶角且大抵与该内连线共平 面。 3.如申请专利范围第1项所述之半导体元件,其中该 填充物为导电材料。 4.如申请专利范围第1项所述之半导体元件,其中该 填充物是由防止该内连线扩散之材料所形成。 5.如申请专利范围第1项所述之半导体元件,其中该 填充物包括钽、氮化钽、钛、氮化钛、氮矽化钛 、钨、氮化钨、磷化钨钴或上述材料之组合。 6.如申请专利范围第1项所述之半导体元件,其中该 填充物具有一大抵为三角形之截面,且其中一边为 曲线。 7.一种半导体元件,包括: 一介电层,该介电层内具有一沟槽; 一具有圆化顶角之内连线,镶嵌在该沟槽中,且该 内连线与该沟槽间具有一扩散阻障层;以及 一对填充物,设置在该圆化顶角及该沟槽侧壁间的 凹处,将该内连线括住。 8.如申请专利范围第7项所述之半导体元件,其中该 介电层为一低介电常数材料。 9.如申请专利范围第7项所述之半导体元件,其中该 填充物为导电材料。 10.如申请专利范围第7项所述之半导体元件,其中 该填充物大抵与该内连线及该介电层共平面。 11.如申请专利范围第7项所述之半导体元件,其中 该填充物及该扩散阻障层为相同材料。 12.如申请专利范围第7项所述之半导体元件,其中 该填充物及该扩散阻障层为不同材料。 13.如申请专利范围第7项所述之半导体元件,其中 该填充物包括钽、氮化钽、钛、氮化钛、氮矽化 钛、钨、氮化钨、磷化钨钴或上述材料之组合。 14.如申请专利范围第7项所述之半导体元件,其中 该填充物具有一大抵为三角形之截面,且其中一边 为曲线。 15.如申请专利范围第7项所述之半导体元件,其中 更包括一蚀刻停止层,置于该内连线、该填充物及 该介电层之上。 16.一种半导体元件,包括: 一介电层,该介电层内具有一沟槽; 一具有圆化顶角之铜内连线,镶嵌在该沟槽中;以 及 一扩散阻障层,置于该铜内连线与该介电层之间, 且该扩散阻障层的顶部括住该铜内连线的该圆化 顶角。 17.如申请专利范围第16项所述之半导体元件,其中 该介电层为一低介电常数材料。 18.如申请专利范围第16项所述之半导体元件,其中 该介电层包括掺碳氧化物。 19.如申请专利范围第16项所述之半导体元件,其中 该填充物包括钽、氮化钽、钛、氮化钛、氮矽化 钛、钨、氮化钨、磷化钨钴或上述材料之组合。 20.如申请专利范围第16项所述之半导体元件,其中 该填充物具有一大抵为三角形之截面,且其中一边 为曲线。 21.一种形成半导体元件的方法,包括: 提供一具有沟槽之介电层; 在该沟槽中形成一具有圆化顶角的内连线;以及 在该圆化顶角与该沟槽侧壁间的凹陷处形成一填 充物。 22.如申请专利范围第21项所述之形成半导体元件 的方法,其中更包括在该沟槽与该内连线间形成一 扩散阻障层。 23.如申请专利范围第21项所述之形成半导体元件 的方法,其中该介电层为低介电常数材料。 24.如申请专利范围第21项所述之形成半导体元件 的方法,其中该填充物为导电材料。 25.如申请专利范围第21项所述之形成半导体元件 的方法,其中该填充物是由防止该内连线扩散之材 料所形成。 26.如申请专利范围第21项所述之形成半导体元件 的方法,其中该填充物大抵与该内连线及该介电层 共平面。 27.如申请专利范围第21项所述之形成半导体元件 的方法,其中更包括在该内连线与该沟槽间形成一 扩散阻障层。 28.如申请专利范围第27项所述之形成半导体元件 的方法,其中该填充物与该阻障层为相同材料。 29.如申请专利范围第27项所述之形成半导体元件 的方法,其中该填充物与该阻障层为不同材料。 30.如申请专利范围第21项所述之形成半导体元件 的方法,其中该填充物包括钽、氮化钽、钛、氮化 钛、氮矽化钛、钨、氮化钨、磷化钨钴或上述材 料之组合。 31.如申请专利范围第21项所述之形成半导体元件 的方法,其中该填充物具有一大抵为三角形之截面 ,且其中一边为曲线。 图式简单说明: 第1至第2图显示发明人所知之形成积体电路铜内 连线之制程剖面图。 第3至第7图显示本发明实施例中形成内连线之制 程剖面图。 第8图显示本发明实施例中内连线结构之俯视图。 |
