| 主权项 |
1.一种电晶体,该电晶体至少部分地形成在一半导 体基板中,其包括: 一第一源极/汲极区域; 一第一接触窗区域,用于连接该第一源极/汲极区 域与一储存电容器电极; 一第二源极/汲极区域; 一第二接触窗区域,用于连接该第二源极/汲极区 域与一位元线; 一通道区域,其连接该第一与第二源极/汲极区域, 该通道区域是位于该半导体基板中,并以一连接该 第一与第二源极/汲极区域的接线定义一第一方向 ;以及 一闸极,其沿着该通道区域配置,并以一闸极绝缘 层与该通道区域电绝缘,该闸极控制于该第一与第 二源极/汲极区域间流动的电流,其中该通道区域 包括一鳍形区域(fin-region),其中该通道区域具有脊 部形状,且其中该闸极是配置在该通道区域的三侧 ,其中连接该第一与第二接触窗区域的一电流路径 包括一第一垂直区域、一水平区域及一第二垂直 区域,其中在该第一垂直区域中,该电流的方向具 有在一第一垂直方向的一成分,在该水平区域中, 该电流的方向具有一水平成分,以及在第二垂直方 向中,该电流的方向具有一第二垂直方向的一成分 ,该第一垂直方向是与该第二垂直方向相反。 2.如申请专利范围第1项的电晶体,进一步包括由一 种由一绝缘材料制成的间隔壁,该间隔壁配置在该 闸极与该电流路径的该第一与第二垂直区域之间 的介面处,并具有一大于该闸极绝缘层的厚度。 3.如申请专利范围第1项的电晶体,其中该第一与第 二源极/汲极区域分别配置在该第一与第二垂直区 域之中。 4.如申请专利范围第1项的电晶体,其中该通道区域 的宽度小于该第一与第二源极/汲极区域的宽度, 该宽度是在垂直于该第一方向并平行于该半导体 基板的一表面方向中所量测。 5.一种电晶体,该电晶体至少部分地形成在一半导 体基板中,其包括: 一第一源极/汲极区域,与一储存电容器的一电极 连接; 一第二源极/汲极区域,与一位元线连接; 一通道区域,其连接该第一与第二源极/汲极区域, 该通道区域位于该半导体基板中,并以一连接该第 一与第二源极/汲极区域的接线定义一第一方向; 以及 一闸极,其沿着该通道区域配置,并以一闸极绝缘 层与该通道区域电绝缘,该闸极控制于该第一与第 二源极/汲极区域之间流动的电流,其中该通道区 域包括一鳍形区域,其中该通道区域具有脊部形状 ,该脊部包括在垂直于该第一方向的横断面中的一 顶部侧与两侧向侧,其中该顶部侧是配置于该半导 体基板的一表面之下,且该闸极则沿着该顶部侧与 两侧部侧配置。 6.如申请专利范围第5项的电晶体,其中在垂直于该 基板表面方向中所量测介于该顶部侧与该基板表 面间的距离是10至200奈米。 7.如申请专利范围第5项的电晶体,进一步包括由一 种绝缘材料制成的一间隔壁,该间隔壁配置在该闸 极与该第一与第二源极/汲极区域间的一介面处。 8.如申请专利范围第5项的电晶体,其中该第一源极 /汲极区域包括一重度掺杂与一轻度掺杂区域,该 轻度掺杂区域是配置于该重度掺杂区域与该通道 区域之间。 9.如申请专利范围第8项的电晶体,其中该轻度掺杂 区域延伸至该鳍形区域顶部侧之下的深度。 10.如申请专利范围第9项的电晶体,进一步包括由 一绝缘材料制成的一间隔壁,该间隔壁配置在介于 该闸极与该第一与第二源极/汲极区域之间的介面 处。 11.如申请专利范围第10项的电晶体,其中该重度掺 杂区域位于该轻度掺杂区域之上,且该间隔壁延伸 至与该重度掺杂区域深度对应的一深度。 12.如申请专利范围第5项的电晶体,其中该第一源 极/汲极区域延伸至与该第二源极/汲极区域相同 的深度。 13.如申请专利范围第7项的电晶体,其中该间隔壁 的该绝缘材料是从由二氧化矽与氮化矽所组成的 群集中选择。 14.如申请专利范围第5项的电晶体,其中该通道区 域的该宽度小于该第一或第二源极/汲极区域的宽 度,其中该宽度是在垂直于该第一方向并平行于该 半导体基板表面的一方向中量测。 15.一种记忆胞元阵列,其包括复数记忆胞元、配置 在一第一方向中的复数位元线,以及配置在与该第 一方向交叉的一第二方向中的复数字元线,各该记 忆胞元包括: 一储存电容器; 一电晶体,其至少部分地形成在一半导体基板中, 该电晶体包括: 一第一源极/汲极区域,其与该储存电容器的一电 极连接; 一第二源极/汲极区域; 一通道区域,其连接该第一与第二掺杂区域,该通 道区域配置于该半导体基板中;以及 一闸极,其沿着该通道区域配置,并与该通道区域 电绝缘,该闸极控制于该第一与第二源极/汲极区 域之间流动的电流,其中该通道区域包括一鳍形区 域,其中该通道区域具有脊部形状,该脊部在垂直 于连接该第一与第二源极/汲极区域的接线的横断 面中包括一顶部侧与两侧向侧,其中该顶部侧是配 置于该半导体基板的一表面之下,且该闸极沿着该 顶部侧与该两侧部侧配置,其中各该字元线是与复 数闸极电连接,且其中各该电晶体的该第二源极/ 汲极区域是透过一位元线接触窗与该位元线之一 连接。 16.如申请专利范围第15项的记忆胞元阵列,其中该 储存电容器是一种沟渠式电容器。 17.如申请专利范围第15项的记忆胞元阵列,其中该 储存电容器是一种堆叠式电容器。 18.如申请专利范围第15项的记忆胞元阵列,其中该 记忆胞元是分别配置于行列之中,且该储存电容器 与该电晶体是配置为一种棋盘图样,使得该电晶体 与一第一位置有关,而该储存电容器则与一第二位 置有关,该第一位置之一是配置于介于两个该第二 位置之间,反之亦然。 19.如申请专利范围第15项的记忆胞元阵列,其中该 记忆胞元是分别配置于行列之中,且该储存电容器 与该电晶体是成对配置,使得两储存电容器是彼此 相邻配置,两电晶体彼此相邻配置,以及两相邻记 忆胞元共享一共同位元接触窗。 20.如申请专利范围第15项的记忆胞元阵列,其中各 该字元线包括复数通过字元线部分,其中该字元线 不与一闸极连接,该通过字元线部分是配置在该基 板的深度小于该闸极深度之处。 21.如申请专利范围第15项的记忆胞元阵列,其中各 该字元线包括复数通过字元线部分,其中该字元线 不与一闸极连接,该通过字元线部分是配置在该基 板表面上。 22.一种在一半导体基板中制造电晶体的方法,包括 : 提供具有一表面的该半导体基板; 在该半导体基板的该表面中定义绝缘沟渠,以侧向 地局限一主动区域,其中该电晶体是于以两绝缘沟 渠所侧向局限的该主动区域形成; 以一绝缘材料填充该绝缘沟渠; 提供一闸极,其是以一闸极绝缘材料与该主动区域 绝缘; 提供一第一与第二源极/汲极区域,其中在该第一 与第二源极/汲极区域之间形成一传导通道,以连 接该第一与第二源极/汲极区域的接线定义一第一 方向; 其中提供一闸极的步骤,包括: 定义一沟槽,该沟槽在该主动区域中从垂直于该半 导体基板的该表面的该半导体基板表面方向延伸 至一第一深度; 接着,在各该绝缘沟渠中邻近该沟槽的一位置定义 一凹槽,使得该两凹槽将与该沟槽连接,且该沟槽 配置于该两凹槽之间,该两凹槽延伸至大于该第一 深度的一第二深度; 在该主动区域与该沟槽之间的介面以及在该主动 区域与该凹槽之间的介面提供一闸极绝缘材料; 沈积一闸极材料,以填充该沟槽与该两凹槽; 部分地移除该闸极材料,使得该闸极材料是从该沟 槽与该两凹槽的外侧部分所移除。 23.如申请专利范围第22项的方法,进一步包括将平 行于该基板表面与垂直于该第一方向的方向中,介 于该第一与第二深度之间的主动区域部分变薄的 步骤。 24.如申请专利范围第22项的方法,进一步包括提供 一间隔壁的步骤,该间隔壁在平行于该第一方向的 方向中侧向地局限该沟槽,该间隔壁是由一种绝缘 材料所制成,且该步骤是在定义该沟槽的步骤后及 定义该凹槽的步骤前所执行。 25.如申请专利范围第22项的方法,其中该两凹槽是 以等向性蚀刻所定义。 26.如申请专利范围第22项的方法,其中部分地移除 该闸极材粉及移除在该沟槽与该两凹槽中该闸极 材料的顶部部分,且进一步包括一提供一间隔壁的 步骤,该间隔壁在平行于该第一方向的方向中侧向 地局限该沟槽,该间隔壁是由一绝缘材料所制成, 且提供一间隔壁的步骤,是在部分地移除该闸极材 料的步骤后执行。 27.一种在一半导体基板中制造电晶体的方法,包括 : 提供具有一表面的该半导体基板; 在该半导体基板的该表面中定义两绝缘沟渠,用以 侧向地局限于其中形成该电晶体的一主动区域,该 主动区域是以两绝缘沟渠所侧向局限; 以一绝缘材料填充该绝缘沟渠; 提供一闸极,其是以一闸极绝缘材料与该主动区域 绝缘; 提供一第一与第二源极/汲极区域,其中在该第一 与第二源极/汲极区域之间形成一传导通道,并以 连接该第一与第二源极/汲极区域的接线定义一第 一方向; 其中提供一闸极包括: 在各该绝缘沟渠中定义一凹槽,该两凹槽延伸至一 第二深度; 之后,在邻近于该凹槽部分的一位置处的该主动区 域中定义一沟槽,使得该沟槽配置于两凹槽之间, 并与该两凹槽电连接,该沟槽在垂直于该表面的一 方向中从该半导体基板的该表面延伸至一第一深 度,其中该第二深度是大于该第一深度; 于该主动区域与该沟槽间的介面以及于该主动区 域与该凹槽间的介面提供一闸极绝缘材料; 沈积一闸极材料,以填充该沟槽与该两个凹槽; 部分地移除该闸极材料,使得该闸极材料是从该沟 槽与该两凹槽的外侧部分所移除。 28.如申请专利范围第27项的方法,进一步包括在平 行于该基板表面与垂直于该第一方向的方向中,将 该第一与第二深度间一部分上的主动区域部分变 薄的步骤。 29.如申请专利范围第27项的方法,其中部分地移除 该闸极材料及移除在该沟槽与该两凹槽中该闸极 材料的顶部部分,进一步包括提供一间隔壁的步骤 ,该间隔壁在平行于该第一方向的方向中侧向地局 限该沟槽,该间隔壁是由一绝缘材料所制成,该步 骤是在部分地移除该闸极材料的步骤后执行。 图式简单说明: 第1A至1C图描述本发明电晶体的一示范实施例。 第2A至2W图描述本发明记忆胞元阵列的一示范实施 例。 第3A至3L图描述本发明记忆胞元阵列的另一示范实 施例。 第4A至4J图描述本发明记忆胞元阵列的另一示范实 施例。 第5A至5K图描述本发明记忆胞元阵列的另一示范实 施例。 第6图描述一记忆体装置的平面图,其中使用本发 明的电晶体。 |
