| 主权项 |
1.一种多级计数器装置,包含: 具有可选择之级延迟的串联式延迟级,每一延迟级 包含: 一级输入端,用以接收一商数讯号; 至少二路径,其具有不同的相关联路径延迟,各自 耦接以接收来自该级输入端的该商数讯号;以及 一多工器,其耦接以选择性地使来自该至少二路径 之其中一路径的该商数讯号传递至一级输出端,以 选择该些级延迟的其中之一;以及 一反相器,用以将该些延迟级的最后一延迟级之级 输出端连接至该些延迟级的最先一延迟级之级输 入端。 2.如申请专利范围第1项所述之多级计数器装置,其 中该些串联式延迟级与该反相器耦接以构成一强 森计数器(Johnson counter)。 3.如申请专利范围第1项所述之多级计数器装置,更 包含一参考时脉分配网路,其耦接以将具有一被除 数频率的一参考时脉讯号分配至该些延迟级之每 一延迟级,且其中该些延迟级系为串联地耦接以产 生具有一商数频率的该商数讯号,该商数频率等于 该被除数频率除以N*2,其中N表示包含所有可选择 之级延迟的一总延迟。 4.如申请专利范围第1项所述之多级计数器装置,更 包含一控制电路,其耦接至该些延迟级之每一延迟 级的该多工器,以选择该至少二路径的其中之一, 而由该路径将该商数讯号传递至该级输出端。 5.如申请专利范围第1项所述之多级计数器装置,其 中该些延迟级之每一延迟级更包含一输入缓冲器, 其耦接在该级输入端与该至少二路径之间,以进一 步延迟该商数讯号。 6.如申请专利范围第1项所述之多级计数器装置,其 中该些延迟级之每一延迟级的该至少二路径包含 一分流路径。 7.如申请专利范围第6项所述之多级计数器装置,其 中该些延迟级之每一延迟级的该至少二路径更包 含具有至少一讯号缓冲器的一延迟路径,以进一步 延迟该商数讯号。 8.如申请专利范围第7项所述之多级计数器装置,其 中该些延迟级之每一延迟级的该延迟路径具有一 特定数量的讯号缓冲器。 9.如申请专利范围第8项所述之多级计数器装置,其 中在该些延迟级之每一延迟级的该延迟路径之中, 该些讯号缓冲器之数量系为2的整数幂。 10.如申请专利范围第9项所述之多级计数器装置, 其中该些讯号缓冲器包含正反器电路。 11.如申请专利范围第1项所述之多级计数器装置, 更包含一输出缓冲器,其耦接在该些串联式延迟级 的最后一延迟级之级输出端以及该反相器之间,以 将该反相器自该些串联式延迟级的最后一延迟级 之多工器解耦。 12.如申请专利范围第1项所述之多级计数器装置, 其中该些串联式延迟级的至少一延迟级之多工器 进一步耦接,以选择性地使来自该至少二路径以及 一前跳(skip-ahead)路径之其中一路径的该商数讯号 传递至耦接于该多工器的该级输出端,该前跳路径 系耦接以接收来自该些串联式延迟级的最先一延 迟级之级输入端之中的该商数讯号。 13.如申请专利范围第1项所述之多级计数器装置, 更包含一选择级,其耦接在该些串联式延迟级的最 后一延迟级之级输出端以及该反相器之间,该选择 级包含: 一第一讯号缓冲器,其耦接以使由该些串联式延迟 级的最后一延迟级之级输出端所接收的该商数讯 号延迟; 一第二讯号缓冲器,其系与该第一讯号缓冲器以串 联方式耦接,用以进一步延迟该商数讯号; 一及逻辑闸,其耦接以接收由该第一与第二讯号缓 冲器所输出的该商数讯号;以及 一多工器,其耦接以选择性地使由该及逻辑闸与该 第二讯号缓冲器所输出的该商数讯号传递至该反 相器。 14.一种用以运作一多级计数器的方法,该方法包含 : 选择至少二延迟的其中之一,该至少二延迟系与以 串联方式耦接的多个串联式延迟级之每一延迟级 相关联,以选择用于该些串联式延迟级的一总延迟 ; 以一参考时脉讯号调时该些串联式延迟级; 经由该些串联式延迟级延迟一商数讯号; 于该参考时脉讯号的每一N个周期,使由该些串联 式延迟级的最后一延迟级所输出的该商数讯号反 相一次,其中N为依据该总延迟的正整数;以及 将该反相的商数讯号反馈至该些串联式延迟级的 最先一延迟级。 15.如申请专利范围第14项所述之方法,其中选择与 该些串联式延迟级中每一延迟级相关联之至少二 延迟的其中之一的步骤包含致动一多工器,以选择 在该些串联式延迟级的每一延迟级中的至少二路 径之其中之一。 16.如申请专利范围第15项所述之方法,其中经由该 些串联式延迟级的每一延迟级延迟该商数讯号的 步骤包含: 在一级输入端接收该商数讯号; 经由该至少二路径的每一路径延迟该商数讯号;以 及 将来自由该多工器所选定之该至少二路径的其中 一路径之该商数讯号传递至一级输出端。 17.如申请专利范围第16项所述之方法,其中经由该 些串联式延迟级的每一延迟级延迟该商数讯号的 步骤更包含经由一输入缓冲器延迟该商数讯号,以 进一步延迟该商数讯号。 18.如申请专利范围第14项所述之方法,更包含: 比较该商数频率与一外部时脉频率,以产生一控制 电压;以及 产生具有依据该控制电压之一被除数频率的该参 考时脉讯号。 19.如申请专利范围第18项所述之方法,更包含以该 参考时脉讯号调时(clocking)一处理器的一核心逻辑 。 20.一种机器可存取媒体,其具有容纳于其上的一积 体电路之叙述,该积体电路包含: 串联式延迟级,每一延迟级包含: 至少二路径,其具有不同的相关联路径延迟而各自 耦接至一输入缓冲器,以延迟由一级输入端所接收 的一商数讯号;以及 一多工器,其耦接至该至少二路径,以选择性地将 来自该至少二路径之其中一路径的该商数讯号传 递至一级输出端;以及 一反相器,其耦接以接收来自该些串联式延迟级的 最后一延迟级之该级输出端的该商数讯号,以及耦 接以将该商数讯号的一反相讯号反馈至该些串联 式延迟级的最先一延迟级之该级输入端。 21.如申请专利范围第20项所述之机器可存取媒体, 其中该积体电路更包含一时脉分配网路,用以将具 有一被除数频率的一参考时脉讯号分配至该些延 迟级的每一延迟级,且其中该些延迟级系为串联地 耦接,以产生具有一商数频率的该商数讯号,该商 数频率等于该被除数频率除以N*2,其中N表示包含 所有该些串联式延迟级的一总延迟。 22.如申请专利范围第20项所述之机器可存取媒体, 其中该些延迟级之每一延迟级的该至少二路径包 含一分流路径。 23.如申请专利范围第22项所述之机器可存取媒体, 其中该些延迟级之每一延迟级的该至少二路径更 包含具有至少一讯号缓冲器的一延迟路径,以进一 步延迟该商数讯号。 24.如申请专利范围第23项所述之机器可存取媒体, 其中在该些延迟级之每一延迟级的该延迟路径之 中,该讯号缓冲器之数量系为2的特定整数幂。 25.一种多级计数器系统,包含: 一主机板; 配置在该主机板上的同步动态随机存取记忆体( SDRAM);以及 配置在该主机板上的一处理器,其通讯地耦接至该 SDRAM,该处理器包含: 串联式延迟级,每一延迟级包含: 至少二路径,其具有不同的相关联路径延迟而各自 耦接至一输入缓冲器,以延迟由一级输入端所接收 的一商数讯号;以及 一多工器,其耦接至该至少二路径,以选择性地使 来自该些路径之其中一路径的该商数讯号传递至 一级输出端;以及 一反相器,其耦接以接收来自该些延迟级的最后一 延迟级之该级输出端的该商数讯号,以及耦接以将 该商数讯号的一反相讯号输出至该些延迟级的最 先一延迟级之该级输入端。 26.如申请专利范围第25项所述之多级计数器系统, 其中该积处理器更包含一参考时脉分配网路,其耦 接以将具有一被除数频率的一参考时脉讯号分配 至该些延迟级的每一延迟级,且其中该些延迟级系 为串联地耦接以产生具有一商数频率的该商数讯 号,该商数频率等于该被除数频率除以N*2,其中N表 示包含所有该些串联式延迟级的一总延迟。 27.如申请专利范围第26项所述之多级计数器系统, 其中该些延迟级之每一延迟级的该至少二路径包 含一分流路径。 28.如申请专利范围第27项所述之多级计数器系统, 其中该些延迟级之每一延迟级的该至少二路径更 包含具有至少一讯号缓冲器的一延迟路径,以进一 步延迟该商数讯号。 29.如申请专利范围第28项所述之多级计数器系统, 其中在该些延迟级之每一延迟级的该延迟路径之 中,该讯号缓冲器之数量系为2的特定整数幂。 30.如申请专利范围第29项所述之多级计数器系统, 其中该处理器更包含一锁相回路(PLL),该PLL包含: 一外部时脉埠,其耦接以接收具有一外部时脉频率 的一外部时脉讯号; 一频率比较器,其耦接以产生一控制电压,该控制 电压系回应该商数频率与该外部时脉频率之间的 一差値;以及 一压控振荡器,其耦接以回应该控制电压而产生该 参考时脉讯号。 31.如申请专利范围第30项所述之多级计数器系统, 其中该处理器更包含一核心逻辑,其耦接以接收该 参考时脉讯号。 图式简单说明: 第1图系为一方块图,用以说明习知的强森计数器 。 第2图系为一方块图,用以说明根据本发明一实施 例之具有多个延迟级的强森计数器。 第3图系为一流程图,用以说明根据本发明一实施 例之运作一强森计数器的步骤。 第4图系为一方块图,用以说明根据本发明一实施 例之一强森计数器的一延迟级。 第5图系为一方块图,用以说明根据本发明一实施 例的一强森计数器,其具有一选择级用以选择奇数 値除法因子。 第6图系为一方块图,用以说明根据本发明一实施 例的一强森计数器,其具有一预先跳越路径用以延 伸总延迟以及相对应除法因子的选择范围。 第7图系为一方块图,用以说明根据本发明一实施 例的一强森计数器,其具有一输出缓冲器用以减低 传播等待时间。 第8图系为一方块图,用以说明实行本发明实施例 之范例式处理系统。 |
