积体电路晶片之多层内连线结构

摘要

本发明揭示用于积体电路晶片的多层金属化布局，包括具金属化布局所连接之第一、第二、及第三元件的电晶体。此布局系最小化含电迁移的电流限制机制，此乃藉由自晶片垂直地设置第二接触连接；将金属化布局的平面及指状物重叠至第一及第二元件；及形成多层金属化层的金字塔或楼梯，以平顺对角线电流。