| 主权项 |
1.一种全数位锁相回路(All-Digital Phase-Locked Loop, ADPLL),其包含有: 一数位相位频率检测器(Phase Frequency Detector),用来 检测一参考讯号与一反馈讯号之频率差与相位差 以产生一检测讯号; 一数位相位差计数器,耦合于该数位相位频率检测 器,用来依据一震荡讯号对该检测讯号进行取样并 产生一计数値; 一数位滤波器(Digital Filter),耦合于该数位相位差 计数器,用来依据该计数値产生一控制讯号; 一数位控制震荡器(Digital Controlled Oscillator),耦合 于该数位滤波器,用来依据该控制讯号产生该震荡 讯号;以及 一除频装置,耦合于该数位控制震荡器与该数位相 位频率检测器,用来对该震荡讯号进行除频以产生 该反馈讯号。 2.如申请专利范围第1项所述之全数位锁相回路,其 系设置于一频率合成器。 3.如申请专利范围第1项所述之全数位锁相回路,其 中该数位滤波器系为一无限脉冲响应(Infinite Impulse Response)滤波器。 4.如申请专利范围第1项所述之全数位锁相回路,其 中该数位滤波器具有至少一极点(Pole),且该至少一 极点与该全数位锁相回路之频谱中之直流位准相 距一特定距离。 5.如申请专利范围第1项所述之全数位锁相回路,其 中该数位滤波器系为一有限脉冲响应数位滤波器( Finite Impulse Response Digital Filter)。 6.如申请专利范围第1项所述之全数位锁相回路,其 中该数位滤波器包含: 一滤波器,用来对该计数値进行滤波运算;以及 一编码器,耦接于该滤波器,用来将该滤波器之输 出値转换成该控制讯号。 7.如申请专利范围第6项所述之全数位锁相回路,其 中该编码器会对该滤波器之输出値进行二的补数 运算,并将运算的结果转换为一不具正负号之量値 ,以作为该控制讯号。 8.一种数位锁相回路(Digital Phase-Locked Loop,DPLL),其 包含有: 一相位频率检测器(Phase Frequency Detector),用来检测 一参考讯号与一反馈讯号以产生一检测讯号; 一误差估计器(Error Estimator),耦合于该相位频率检 测器,用来对该检测讯号进行取样并产生一估计讯 号; 一数位滤波器(Digital Filter),耦合于该误差估计器, 用来依据该估计讯号产生一控制讯号;以及 一数位控制震荡器(Digital Controlled Oscillator),耦合 于该数位滤波器,用来依据该控制讯号调整并输出 一震荡讯号; 其中,该反馈讯号系与该震荡讯号相对应。 9.如申请专利范围第8项所述之数位锁相回路,其中 该检测讯号系与该参考讯号与该反馈讯号之相位 差与频率差之至少一者相对应。 10.如申请专利范围第8项所述之数位锁相回路,其 中该误差估计器系依据一取样讯号对该检测讯号 进行取样,该取样讯号系与该震荡讯号相对应。 11.如申请专利范围第10项所述之数位锁相回路,其 中该误差估计器系为一计数器(Counter)。 12.如申请专利范围第8顶所述之数位锁相回路,其 中该数位滤波器系为一无限脉冲响应(Infinite Impulse Response)数位回路滤波器。 13.如申请专利范围第8项所述之数位锁相回路,其 中该数位滤波器系为一有限脉冲响应数位回路滤 波器(Finite Impulse Response Digital Loop Filter)。 14.如申请专利范围第8项所述之数位锁相回路,其 中该数位滤波器系用以提供至少一极点(Pole),且该 至少一极点与该数位锁相回路之频谱中之直流位 准相距至少一特定距离。 15.如申请专利范围第8项所述之数位锁相回路,其 中该数位控制震荡器系用以依据该控制讯号调整 该震荡讯号之频率和相位之至少一者。 16.如申请专利范围第8项所述之数位锁相回路,其 中该数位锁相回路更包括一第一除频器,用以依据 该震荡讯号产生该反馈讯号。 17.如申请专利范围第8项所述之数位锁相回路,其 中该数位滤波器包含: 一滤波器,用来对该估计讯号进行滤波运算;以及 一编码器,耦接于该滤波器,用来将该滤波器之输 出値转换成该控制讯号。 18.如申请专利范围第17项所述之数位锁相回路,其 中该编码器会对该滤波器之输出値进行二的补数 运算,并将运算的结果转换为一不具正负号之量値 ,以作为该控制讯号。 图式简单说明: 图一为本发明之全数位锁相回路的示意图。 图二为本发明之数位滤波器之一实施例的示意图 。 |
