| 主权项 |
1.一种翼片型FET,包括: 一支持基板;及 一埋入绝缘膜,设在该支持基板上;及 一翼片部,设在该埋入绝缘膜上,由矽层形成,并有 互相对向的侧面;以及 一闸极,隔着绝缘膜设置,以至少覆盖该侧面的一 部分;其中该闸极由比该支持基板与该埋入绝缘膜 之界面更低的位置起,覆盖该侧面的一部分。 2.如申请专利范围第1项所述的翼片型FET,其中该埋 入绝缘膜的厚度在5~10nm。 3.如申请专利范围第1项所述的翼片型FET,其中该翼 片部对该支持基板呈垂直。 4.如申请专利范围第1项所述的翼片型FET,其中之闸 极的一部分,用绝缘膜埋至该埋入绝缘膜与该翼片 部的界面之更高部分。 5.如申请专利范围第1项所述的翼片型FET,其特征为 在该翼片的上部形成帽盖层,即仅使用该翼片部的 侧面。 6.如申请专利范围第5项所述的翼片型FET,该翼片型 FET即为双闸极型MOSFET。 7.如申请专利范围第1项所述的翼片型FET,其中该闸 极与该翼片部之长边方向垂直相交。 8.如申请专利范围第1项所述的翼片型FET,其特征为 该源极/汲极区域在该翼片部形成,以挟着该闸极 。 9.一种半导体装置,包括: 一翼片型FET,包括: 一支持基板; 一埋入绝缘膜,设在该支持基板上; 一翼片部,设在该埋入绝缘膜上,由第一半导体层 形成,且有互相对向的侧面;以及 一第一闸极,隔着第一闸极绝缘膜设置,形成至少 覆盖该侧面的一部分,该第一闸极由比该支持基板 与该埋入绝缘膜之界面更低的位置起,覆盖该侧面 的一部分;以及 一平面型MOSFET,包括: 至少一第二半导体层,设在该埋入绝缘膜上,由与 该第一半导体层同一的半导体材料形成,为利用元 件隔离区域与该翼片部隔离的; 一第二闸极,隔着第二闸极绝缘膜沿该第二半导体 层的长边方向形成;以及 一源极/汲极区域,在该第二闸极的两侧形成。 10.如申请专利范围第9项所述的半导体装置,其中 之平面型MOSFET是属于部分空乏型SOI MOSFET。 11.如申请专利范围第9项所述的半导体装置,其中 之平面型MOSFET是属于完全空乏型SOI MOSFET。 12.如申请专利范围第9项所述的半导体装置,其特 征为该第二闸极,在该第二半导体层与该埋入绝缘 膜的界面更高之部分形成。 13.如申请专利范围第9项所述的半导体装置,其特 征为该第一半导体层的高度与该第二半导体层的 高度各异。 14.一种半导体装置,包括: 一翼片型FET,包括: 一支持基板; 一埋入绝缘膜,设在该支持基板上; 一翼片部,设在该埋入绝缘膜上,由第一半导体层 形成,且有互相对向之侧面;以及 一第一闸极,隔着第一闸极绝缘膜设置,形成至少 覆盖该侧面之一部分,该闸极由比该支持基板与该 埋入绝缘膜的界面更低的位置起,覆盖该侧面的一 部分; 一部分空乏型SOI MOSFET,包括: 至少一个第二半导体层,设在该埋入绝缘膜上,由 与该第一半导体层同一的半导体材料形成,且用元 件隔离区域与该翼片部隔离,其厚度为第一厚度; 一第二闸极,隔着第二闸极绝缘膜,沿该第二半导 体层的长边方向形成;以及 一源极/汲极区域,在该第二闸极的两侧形成;以及 一完全空乏型SOI MOSFET,包括: 至少一个第三半导体层,设在该埋入绝缘膜上,由 与该第一半导体层同一的半导体材料形成,且用元 件隔离区域与该翼片部隔离,第三半导体层之厚度 为第二厚度,该第二厚度小于前述之第一厚度; 一第三闸极,隔着第三绝缘膜,在沿该第三半导体 层的长边方向形成;以及 一源极/汲极区域,在该第三闸极的两侧形成。 15.如申请专利范围第14项所述的半导体装置,其特 征为该第二闸极与第三闸极,分别在该第二半导体 层及第三半导体层与该埋入绝缘膜的界面更高的 上部形成。 16.如申请专利范围第14项所述的半导体装置,其中 第一半导体层的高度与该些第二及第三半导体层 之高度各异。 17.一种翼片型FET的制造方法,包括: 准备一SOI基板,该SOI基板系由支持基板,在该支持 基板上设置的埋入绝缘膜,以及设在该埋入绝缘膜 上的矽层所形成; 在该矽层上形成光罩; 加工该矽层形成翼片部,即对该SOI基板进行不切换 气体的RIE加工,穿透该埋入绝缘膜蚀刻该支持基板 至所望深度,形成翼片部;以及 由隔着闸极绝缘膜形成闸极,以由该支持基板覆盖 该翼片部的互相对向之一部分侧面。 18.如申请专利范围第17项所述的翼片型FET的制造 方法,其特征为在埋入绝缘膜中加入氮原子,以抑 制湿式处理时的蚀刻率。 19.如申请专利范围第17项所述的翼片型FET的制造 方法,其特征为在闸极形成后,沉积绝缘膜至较该 翼片部与该埋入绝缘膜的界面更高的位置。 图式简单说明: 图1~图6绘示第一实施例的翼片部之制造工程之一 部分的模式化断面图。 图7绘示第一实施例的翼片部之模式化断面图。 图8绘示第一实施例的翼片型FET的模式化立体图。 图9绘示第一实施例的翼片部之制造工程的一部分 的模式化断面图。 图10绘示第二实施例的混载翼片型FET及平面型 MOSFET之半导体装置的一部分之模式化平面图。 图11绘示第二实施例的混载翼片型FET及平面型 MOSFET之半导体装置的一部分之模式化平面图。 图12绘示第二实施例的混载翼片型FET,与部分空乏 型SOIMOSFET及完全空乏型SOIMOSFET的半导体装置的一 部分之模式化断面图。 图13及图14绘示先前的翼片部之模式化断面图。 |
