| 主权项 |
1.一种记忆体装置,提供静态随机存取,包括: 一静态记忆体单元结构,具有复数个资料闩;以及 复数个功能方块在该记忆体单元结构中,该等方块 包括读取、写入以及储存方块; 其中该等读取方块与该等写入方块分开;以及 其中该等读取方块被设定为比该等储存方块低的 临界电压。 2.如申请专利范围第1项所述之记忆体装置,其中该 等读取方块具有比写入方块低的临界电压。 3.如申请专利范围第1项所述之记忆体装置,其中该 等读取方块具有比写入方块低的临界电压,而且该 等写入方块具有比储存方块低的临界电压。 4.如申请专利范围第1项所述之记忆体装置,其中该 记忆体单元结构使用相同的字线于读取与写入路 径。 5.如申请专利范围第1项所述之记忆体装置,其中该 记忆体单元结构使用分开的字线于读取与写入路 径。 6.如申请专利范围第5项所述之记忆体装置,其中该 等读取字线启动电晶体偶合到位元线以发展在位 元线上的讯号差距,其中该等讯号差距被差动地感 知以侦测记忆体储存单元状态。 7.如申请专利范围第1项所述之记忆体装置,其中每 一该读取方块包含读取路径电晶体的一个群组,由 一第一记忆体单元之读取路径电晶体的一个群组 与由一第二记忆体单元之读取路径电晶体群组被 一起连接到一参考读取线,形成一虚拟节点。 8.如申请专利范围第7项所述之记忆体装置,进一步 包括: 一感知放大器,用以侦测从该等资料闩通过一读取 路径所读取的资料; 一源电晶体,偶合到该感知放大器,用以抑制记忆 体单元方块的漏电流: 其中该源电晶体包括一N型金属氧化物半导体(NMOS) 或P型金属氧化物半导体(PMOS)电晶体。 9.如申请专利范围第8项所述之记忆体装置,其中该 参考读取路径与该感知放大器可配置于与该记忆 体装置中的布局(layout)设定中,可以是分散的( distributed)或是整块的(lumped)。 10.如申请专利范围第8项所述之记忆体装置,其中 该参考读取路径与该等感知放大器在该记忆体装 置中可能以一种共用(shared)或专用(dedicated)的设定 被使用。 11.如申请专利范围第1项所述之记忆体装置,其中 该记忆体单元结构包括一多埠静态随机存取记忆 体之记忆体单元结构。 12.如申请专利范围第7项所述之记忆体装置,其中 该虚拟节点连接至一感知放大器。 13.如申请专利范围第12项所述之记忆体装置,进一 步包括连接于该感知放大器的一源电晶体,用以抑 制露电流。 14.如申请专利范围第1项所述之记忆体装置,进一 步包括: 一感知放大器,用以侦测从该等资料闩通过一读取 路径所读取的资料; 其中该感知放大器偶合于至少两个该位元线之间; 其中该感知放大器的输出系读取用以反应于该位 元线间之差动感知的该资料闩的状态。 15.如申请专利范围第14项所述之记忆体装置,其中 为该感知放大器的该读取路径的电流驱动或放电 能力,不同于于该资料闩中的一读取路径的电流驱 动或放电能力。 16.一种记忆体装置,具有一静态随机存取记忆体设 定,包括: 复数个静态记忆体单元,由资料闩形成; 复数个字线,用来控制读取路径; 复数个字线,用来控制写入路径;以及 复数个功能方块,包括读取、写入与储存; 其中该等读取方块与该等写入方块分开,使得该读 取路径与该写入路径分开; 其中该等读取方块被设定成具有较该等储存方块 低的临界状态。 17.如申请专利范围第16项所述之记忆体装置,进一 步包括一虚拟节点,其中读取路径电晶体被连接于 不同位元线之间。 18.如申请专利范围第17项所述之记忆体装置,进一 步包括一感知放大器,被设定来实行位元线之间的 差动感知。 19.如申请专利范围第17项所述之记忆体装置,其中 该虚拟节点的连接抑制了记忆体单元方块的漏电 流。 20.一种记忆体,包括: 复数个静态记忆体单元,每一该记忆体单元具有一 资料闩、读取方块与写入方块; 一感知放大器,偶合于该至少两位元线之间用来感 知资料,其中该等资料是从该等资料闩读取反映了 该等位元线之间的差动感知; 一参考读取线,偶合于该等读取方块与该感知放大 器,用以为不同的位元线进行该差动感知。 21.如申请专利范围第20项所述之记忆体,其中该读 取方块的复数电晶体被设定为具有较该等储存方 块的复数低电晶体的临界电压。 22.如申请专利范围第20项所述之记忆体,进一步包 括一源电晶体,偶合到该感知放大器,用以抑制漏 电流。 23.如申请专利范围第20项所述之记忆体,其中相同 的该字线偶合于该读取方块与该写入方块。 24.如申请专利范围第20项所述之记忆体,其中至少 一字线包括分开的字线,其中包括偶合于读取方块 的读取字线以及偶合于写入方块的写入字线。 25.如申请专利范围第24项所述之记忆体,其中该等 读取字线启动电晶体偶合到该等位元线用来发展 位元线上的讯号差距给该差动感知。 26.如申请专利范围第20项所述之记忆体,其中包含 于一第一读取方块中的读取路径电晶体的一群组 与包含于一第二读取方块中的读取路径电晶体的 另一群组一起连接到一参考读取线,其中该参考读 取线连接到一感知放大器。 27.如申请专利范围第20项所述之记忆体,其中该感 知放大器具有一读取路径,其被设定为分散的( distributed)或是整块的(lumped)。 28.如申请专利范围第20项所述之记忆体,其中该感 知放大器被设定具有共享的(shared)一读取路径,或 独立(dedicated)的一读取路径。 29.如申请专利范围第20项所述之记忆体,其中为该 感知放大器的该读取路径的电流驱动或放电能力, 不同于于该资料闩中的一读取路径的电流驱动或 放电能力。 30.一种静态记忆体存取记忆体单元的方法,包括: 维持资料写入具有第一电压临界位准之电晶体形 成一资料闩于一静态记忆体单元中; 其中该静态记忆体单元被设定与存在于每一读取 方块中的复数读取字电晶体以及存在于每一写入 方块中的复数写入字电晶体; 该等读取方块与该等写入方块分开; 采用一读取字讯号来启动具有第二电压临界之读 取字电晶体,其中该第二电压临界小于第一电压临 界;以及 感知读取字电晶体的输出于一感知放大器,偶合到 一位元线以产生一资料位元输出。 31.如申请专利范围第30项所述之方法,其中该感知 放大器偶合于两位元线之间而资料输出被产生来 反应该等两位元线之间的资料输出的差动感知。 32.如申请专利范围第30项所述之方法,进一步包括 写入该静态记忆体单元以反应被一分开的写入字 线所驱动的启动电晶体,如此从位元线资料载入静 态记忆体单元的闩。 33.如申请专利范围第32项所述之方法,其中被该分 开的写入字线所驱动之该等电晶体被设定成具有 第三电压临界,其中该第三电压临界比该第一电压 临界位准低。 34.如申请专利范围第33项所述之方法,其中该第三 电压临界比被该读取字线启动之该第二电压临界 高。 35.一种静态记忆体存取记忆体单元的方法,包括: 维持资料写入电晶体形成一资料闩于一静态记忆 体单元中; 其中该静态记忆体单元具有一分开的读取方块与 写入方块; 采用一读取字讯号来启动读取字电晶体;以及 其中该读取字电晶体被设定具有一电压临界,较该 资料闩的该等电晶体低; 感知读取字电晶体的输出于一感知放大器中,偶合 到位元线之间并设定来产生一资料输出以反应该 等两位元线之间的差动感知。 36.如申请专利范围第35项所述之方法,进一步包括: 产生一参考读取线用来参考偶合到该等位元线的 读取字讯号。 37.如申请专利范围第35项所述之方法,进一步包括: 藉由偶合一元电晶体至该感知放大器来抑制漏电 流。 38.如申请专利范围第35项所述之方法,进一步包括: 采用一写入字讯号以启动该写入方块中的写入字 电晶体用来写入资料进该资料闩中。 39.如申请专利范围第38项所述之方法,进一步包括: 设定写入字电晶体具有比该资料闩之该等电晶体 低的电压临界。 40.如申请专利范围第39项所述之方法,进一步包括: 设定写入字电晶体具有比该等读取字电晶体之该 等电晶体高的电压临界。 41.如申请专利范围第35项所述之方法,其中该感测 放大器的一读取路径,系为一分散的(distributed)或 整块的(lumped)设定。 42.如申请专利范围第35项所述之方法,其中该感测 放大器的一读取路径被设定具有共享的(shared)一 读取路径,或独立(dedicated)的一读取路径。 43.如申请专利范围第35项所述之方法,其中为该感 知放大器的一读取路径的电流驱动或放电能力,不 同于于该资料闩中的一读取路径的电流驱动或放 电能力。 44.如申请专利范围第35项所述之方法,其中该等记 忆体单元被设定具有分开的复数功能方块,该等功 能方块受到该读取与写入路径之相同的字线所控 制,或者受到该读取与写入路径之分开的字线所控 制。 45.一种记忆体装置,提供静态随机存取,包括: 复数静态记忆体单元; 复数功能方块,存在于每一该静态记忆体单元之中 ; 复数电晶体,形成该等功能方块;以及 该等功能方块包括一读取方块、一写入方块以及 一储存方块的一资料闩; 其中一写入路径被设置于穿过该写入方块的电晶 体,以及一读取路径被分别设置于穿过该读取方块 的电晶体;以及 一对位元线,具有偶合至该写入方块的一第一端点 的一第一位元线,与偶合至该写入方块的一第二端 点的一第二位元线; 该对位元线中之一位元线偶合至该读取方块的一 个端点; 其中该等读取方块被设定为比该储存方块低的临 界电压。 46.一种记忆体装置,提供静态随机存取,包括: 复数静态记忆体单元; 复数功能方块,存在于每一该静态记忆体单元之中 ; 复数电晶体,形成该等功能方块;以及 该等功能方块包括一读取方块、一写入方块以及 一储存方块的一资料闩; 其中该读取方块中的该等电晶体被设定为比该储 存方块中的该等电晶体低的临界电压;以及 一参考读取线,包括一虚拟节点,偶合于不同的记 忆体单元中的读取方块。 47.如申请专利范围第46项所述之记忆体装置,进一 步包括: 一参考读取路径电路,偶合至该参考读取线;以及 一感知放大器,偶合至该位元线。 48.一种记忆体装置,提供静态随机存取,包括: 复数静态记忆体单元; 复数功能方块,存在于每一该静态记忆体单元之中 ; 该等功能方块包括一读取方块、一写入方块以及 一储存方块的一资料闩; 一对位元线,包括一第一位元线与一第二位元线; 该资料闩包含一第一、第二、第三与第四电晶体; 该写入方块的一第一电晶体偶合至该资料闩与该 第一位元线之间,该写入方块的一第二电晶体偶合 至该资料闩与该第二位元线之间;以及 该读取方块的一第一与第二电晶体偶合至该资料 闩与该对位元线的其中之一位元线之间; 其中该读取方块中的该等电晶体被设定为比该储 存方块中的该等电晶体低的临界电压。 49.如申请专利范围第48项所述之记忆体装置,进一 步包括: 一参考读取路径线,形成一虚拟节点,偶合于不同 的记忆体单元中的读取方块; 一参考读取路径电路,偶合至该参考读取线;以及 一感知放大器,偶合至该对位元线。 图式简单说明: 第1图为一传统6T SRAM记忆体单元及周边电路的示 意图。 第2图为第1图之传统6T SRAM记忆体单元的时序图。 第3图为根据本发明之型态之SRAM记忆体单元结构 的示意图,伴随表示感知电路与控制记忆体单元漏 电流的电路。 第4A-4D图为第3图中所示之SRAM记忆体单元的时序图 。 第5A-5F图为根据本发明实施例之SRAM记忆体组织的 方块图,用来表示参考与读取路径的配置。 第6图为根据本发明一型态之双埠SRAM记忆体单元 结构的示意图,伴随表示感知电路与控制记忆体单 元漏电流的电路。 |
