半导体集成电路

摘要

具有对抑制因布线电阻的工艺偏差引起的特性影响有效的电路结构的半导体集成电路。在位于电源电压供给端子(31)和接地电压供给端子(41)远端的电源电压节点(36)、接地电压节点(46)之间设偏压发生电路(1)，基准电压节点(56)、节点(66)从远端连到放大电路块。实际芯片布局中，放大电路块(2)在电源供给源的近侧，而偏压发生电路(1)在远侧。尽管放大电路块(2)和偏压发生电路(1)中因常时电流而发生电压下降，但偏压发生电路(1)基于该电压下降的电源在节点(56、66)发生基准电压。因而，放大电路块(2)的恒流源MOS晶体管的Vgs在靠近偏压发生电路(1)的放大电路(24)中为最小，以该放大电路(24)为基准来设计，其他放大电路(21至23)的响应速度不会有迟缓。

主权项

1.一种半导体集成电路，至少包括：具有第1恒定电位供给端子的供给第1恒定电位的第1恒定电位供给线；具有第2恒定电位供给端子的供给第2恒定电位的第2恒定电位供给线；与所述第1恒定电位供给线和所述第2恒定电位供给线电连接的、并基于所述第1恒定电位和所述第2恒定电位而发生第1基准电位和第2基准电位的第1偏压发生电路；与所述第1偏压发生电路电连接并供给所述第1基准电位的第1基准电位线；与所述第1偏压发生电路电连接并供给所述第2基准电位的第2基准电位线；以及与所述第1恒定电位供给线和所述第2恒定电位供给线电连接并与所述第1基准电位线和所述第2基准电位线电连接的、且配置在所述第1恒定电位供给端子及所述第2恒定电位供给端子与所述第1偏压发生电路之间的第1模拟电路。