| 主权项 |
1.一种阻抗更新装置,包含: 一终端电路,其用于接收与终止一外部输入信号, 该终端电路具有一上终端器与一下终端器,及 一更新控制器,其基于该外部输入信号,分别地用 于控制上终端器与下终端器。 2.如申请专利范围第1项之装置,其中该更新控制器 包括至少闭锁一可规划阻抗控制器之阻抗代码的 闩锁,该阻抗代码系用来控制在该上终端器与下终 端器中的电晶体。 3.如申请专利范围第1项之装置,其中当一上更新致 能信号或一下更新致能信及一外部输入信号之位 准对应至一预定条件时,该更新控制器实行更新该 上终端器或下终端器之阻抗。 4.如申请专利范围第1项之装置,其中该更新控制器 实行更新该上终端器或下终端器之阻抗,使于设定 或保持时间期间反应该外部输入信号的位准。 5.一种阻抗更新终端电路,包含: 分离更新控制器,其具有接收一外部输入信号之一 第一反相器和一第二反相器;一第一闩锁,其连接 至该第一反相器之输出以储存来自一可规划阻抗 上控制器的阻抗资讯;及一第二闩锁,其连接至该 第二反相器之输出以储存来自一可规划阻抗下控 制器的阻抗资讯, 其中当该外部输入信号为一逻辑'高'时,该分离控 制器输出一上终端器的阻抗更新控制信号,且当该 外部输入信号为一逻辑'低'时,输出一下终端器的 阻抗更新控制信号;及 一终端电路,其具有连接至一共同外部输入信号之 一上终端器和一下终端器, 其中当一用于控制该上终端器之阻抗更新的控制 信号,由该分离更新控制器输入时,该终端电路接 收来自该第一闩锁的阻抗资讯,以更新该上终端器 的阻抗,且当一用于控制该下终端器之阻抗更新的 控制信号,由该分离更新控制器输入时,接收来自 该第一闩锁的阻抗资讯,以更新该下终端器的阻抗 。 6.如申请专利范围第5项之电路,其中该分离更新控 制器进一步包括: 一第一反及闸,其以一第一输入接收第一反相器之 输出,且以一第二输入接收一上更新致能信号,该 第一反及闸之输出连接至该第一闩锁;及 一第二反及闸,其以一第一输入接收第二反相器之 输出,且以一第二输入接收一上更新致能信号,该 第二反及闸之输出系连接至该第二闩锁, 其中当该外部输入信号和上更新致能信号或下更 新致能信号之位准反及动作时,该更新控制器产生 一仅用于控制上更新或下更新之控制信号。 7.一种阻抗更新终端电路,包含: 一接收器电路,使接收一外部输入信号; 一分离更新控制器,具有:一反相器,其连接至一第 二闩锁;一输入缓冲器,其以其输入连接至该电路 之输出, 且连接至决定设定或保持时间之内部时脉信号,及 该缓冲器之输出以其输出连接至一第一闩锁,且以 其输出连接至该反相器;该第一闩锁,其用于储存 来自一可规划阻抗上控制器之阻抗资讯;及该第二 闩锁,其用于储存来自一可规划阻抗下控制器之阻 抗资讯,其中该分离控制器产生一上更新或下更新 控制信号,以反应通过该接收器之外部输入信号之 一上位准或下位准,藉此分别地控制阻抗之一上或 下更新;及 一终端电路,其具有连接至来自该传送器电路之一 共同外部输入信号之一上终端器与一下终端器,其 中当一用于控制该上终端器之阻抗更新的控制信 号,由该分离更新控制器输入时,该终端电路接收 来自该第一闩锁之阻抗资讯,以更新上终端器之阻 抗,且当一用于控制该下终端器之阻抗更新的控制 信号,由该分离更新控制器输入时,接收来自该第 二闩锁之阻抗资讯,以更新上终端器之阻抗。 8.如申请专利范围第7项之电路,该分离更新控制器 进一步包含: 一第一反及闸,其以其输入连接至该输入缓冲器之 输出,且以其另一输入连接至周期性地产生之上更 新致能信号,及以其输出连接至该第一闩锁;及 一第二反及闸,其以其输入连接至该输入缓冲器之 输出,且以其另一输入连接至周期性地产生之下更 新致能信号,及以其输出连接至该第二闩锁, 其中当该外部输入信号和上更新致能信号或下更 新致能信号之位准反及动作或及动作时,该更新控 制器产生一用于控制上更新或下更新的控制信号 。 9.一种终端电路阻抗更新方法,该终端电路具有上/ 下终端器及一反应一外部输入信号的位准,而用于 检测有最小电流流经之终端器之分离更新控制器, 该方法包括之步骤为: 决定一外部输入信号的信号位准,藉此透过流经该 终端器最小电流,检测一终端器;及 透过流经该终端器最小电流,阻抗更新该检测终端 器。 10.如申请专利范围第9项之方法,其中该决定步骤 系于设定或保持时间期间实行。 11.如申请专利范围第9项之方法,其中该决定步骤 系当一周期更新致能信号出现时实行。 图式简单说明: 图1表示一用于如先前技艺传送高速资料的终端电 路; 图2a系一图示在一开启转换状态中之一终端电路 操作的波型; 图2b系一图示在一关闭转换状态中之一终端电路 操作的波型; 图3a系一图示在相同于图2a终端电路之开启转换状 态中之一glitch信号的波型; 图3b系一图示在相同于图2b终端电路之开启转换状 态中之一glitch信号的波型; 图4a及4b系图示用于分别地更新阻抗之观念的概图 ; 图5系一表示如本发明终端电路的概图; 图6系表示相关如本发明实施例输入信号之分离位 准,具有终端电路之阻抗更新装置的概图; 图7系图示如图6所示反相器特性的图型; 图8表示终端电路之阻抗更新装置,而相关于如本 发明另一实施例之输入信号之分离位准的概图; 图9表示终端电路之阻抗更新装置,而相关于如本 发明又一实施例之外部信号的概图;及 图10表示终端电路之阻抗更新装置,而相关于如本 发明另一实施例之外部信号的概图。 |
