| 主权项 |
1.一种静电放电保护结构之制造方法,包括下列步 骤: 提供一第一导电型之基底,具有一第一闸极以及一 第二闸极; 形成一第二导电型态淡掺杂区于上述基底表面,其 乃位于上述第一闸极与第二闸极之间; 形成一遮蔽层于上述第一闸极与第二闸极之间部 分区域之第二导电型态淡掺杂区,并露出位于上述 第一闸极、第二闸极与上述遮蔽层之间未被上述 遮蔽层覆盖之第二导电型态淡掺杂区; 执行淡第二型离子布植制程,以于上述基底中露出 之第二导电型态淡掺杂区之区域形成一淡第二导 电型态离子ESD布植区; 移除上述遮蔽层; 形成侧壁绝缘间隔物于上述第一闸极及第二闸极 之两侧;以及 执行浓第二型离子布植制程,以于上述上述第一闸 极与第二闸极之侧壁绝缘间隔物之间之上述基底 形成一第二导电型态浓掺杂区。 2.如申请专利范围第1项所述之静电放电保护结构 之制造方法,其中上述第一导电型态为P型。 3.如申请专利范围第2项所述之静电放电保护结构 之制造方法,其中上述第二导电型态为N型。 4.如申请专利范围第1项所述之静电放电保护结构 之制造方法,其中上述第一导电型态为N型。 5.如申请专利范围第4项所述之静电放电保护结构 之制造方法,其中上述第二导电型态为P型。 6.如申请专利范围第1项所述之静电放电保护结构 之制造方法,更包括于上述第一闸极与上述基底以 及上述第二闸极与基底之间形成一闸极氧化层之 步骤。 7.如申请专利范围第3项所述之静电放电保护结构 之制造方法,其中上述淡第二型离子布植制程系掺 杂磷离子与砷离子之至少一者。 8.如申请专利范围第5项所述之静电放电保护结构 之制造方法,其中上述淡第二型离子布植制程系掺 杂硼离子。 9.如申请专利范围第1项所述之静电放电保护结构 之制造方法,其中位于上述第一闸极与第二闸极之 间之遮蔽层系位于上述第一闸极与第二闸极之间 区域的中央。 10.如申请专利范围第1项所述之静电放电保护结构 之制造方法,其中上述第二导电型态浓掺杂区之掺 杂浓度系高于上述淡第二导电型态离子ESD布植区 之掺杂浓度。 11.如申请专利范围第1项所述之静电放电保护结构 之制造方法,其中上述淡第二导电型态离子ESD布植 区之底部深度系大于上述第二导电型态浓掺杂区 之底部深度。 12.一种静电放电保护结构之制造方法,包括下列步 骤: 提供一第一导电型之基底,具有设置于一第一隔离 结构以及一第二隔离结构之间之一第一闸极以及 一第二闸极; 形成一第二导电型态淡掺杂区于上述基底表面,其 乃位于上述第一闸极与第一隔离结构之间、上述 第二闸极与第二隔离结构之间以及上述第一闸极 与第二闸极之间; 形成一遮蔽层于上述第一闸极与第一隔离结构之 间、上述第二闸极与第二隔离结构之间以及上述 第一闸极与第二闸极之间部分区域之第二导电型 态淡掺杂区,并露出位于上述第一闸极、第二闸极 与上述遮蔽层之间未被上述遮蔽层覆盖之第二导 电型态淡掺杂区; 执行淡第二型离子布植制程,以于上述基底中露出 之第二导电型态淡掺杂区之区域形成一淡第二导 电型态离子ESD布植区; 移除上述遮蔽层; 形成侧壁绝缘间隔物于上述第一闸极及第二闸极 之两侧;以及 执行浓第二型离子布植制程,以分别于上述第一闸 极之侧壁绝缘间隔物与第一隔离结构之间、上述 第二闸极之侧壁绝缘间隔物与第二隔离结构之间 以及上述第一闸极与第二闸极之侧壁绝缘间隔物 之间之上述基底形成一第二导电型态浓掺杂区。 13.如申请专利范围第12项所述之静电放电保护结 构之制造方法,其中上述第一导电型态为P型。 14.如申请专利范围第13项所述之静电放电保护结 构之制造方法,其中上述第二导电型态为N型。 15.如申请专利范围第12项所述之静电放电保护结 构之制造方法,其中上述第一导电型态为N型。 16.如申请专利范围第15项所述之静电放电保护结 构之制造方法,其中上述第二导电型态为P型。 17.如申请专利范围第12项所述之静电放电保护结 构之制造方法,更包括于上述第一闸极与上述基底 以及上述第二闸极与基底之间形成一闸极氧化层 之步骤。 18.如申请专利范围第14项所述之静电放电保护结 构之制造方法,其中上述淡第二型离子布植制程系 掺杂磷离子与砷离子之至少一者。 19.如申请专利范围第16项所述之静电放电保护结 构之制造方法,其中上述淡第二型离子布植制程系 掺杂硼离子。 20.如申请专利范围第12项所述之静电放电保护结 构之制造方法,其中位于上述第一闸极与第二闸极 之间之遮蔽层系位于上述第一闸极与第二闸极之 间区域的中央。 21.如申请专利范围第12项所述之静电放电保护结 构之制造方法,其中上述第二导电型态浓掺杂区之 掺杂浓度系高于上述淡第二导电型态离子ESD布植 区之掺杂浓度。 22.如申请专利范围第12项所述之静电放电保护结 构之制造方法,其中上述淡第二导电型态离子ESD布 植区之底部深度系大于上述第二导电型态浓掺杂 区之底部深度。 23.一种静电放电保护结构之制造方法,包括下列步 骤: 提供一第一导电型之基底,具有依序设置于一第一 隔离结构以及一第二隔离结构之间之一第一闸极 、一第二闸极、一第三闸极以及一第四闸极; 形成一第二导电型态淡掺杂区于上述基底表面之 第一隔离结构以及一第二隔离结构间,未设置上述 第一闸极、第二闸极、第三闸极以及第四闸极之 处; 形成一遮蔽层于上述第一闸极与第一隔离结构之 间、上述第一闸极与第二闸极之间、上述第三闸 极与第四闸极之间、上述第四闸极与第二隔离结 构之间以及上述第二闸极与第三闸极之间部分区 域之第二导电型态淡掺杂区,并露出位于上述第二 闸极、第三闸极与上述遮蔽层之间未被上述遮蔽 层覆盖之第二导电型态淡掺杂区; 执行淡第二型离子布植制程,以于上述基底中露出 之第二导电型态淡掺杂区之区域形成一淡第二导 电型态离子ESD布植区; 移除上述遮蔽层; 形成侧壁绝缘间隔物于上述第一闸极、第二闸极 、第三闸极及第四闸极之两侧;以及 执行浓第二型离子布植制程,以于上述第一隔离结 构与第二隔离结构之间未设置上述闸极之处形成 一第二导电型态浓掺杂区。 24.如申请专利范围第23项所述之静电放电保护结 构之制造方法,其中上述第一导电型态为P型。 25.如申请专利范围第24项所述之静电放电保护结 构之制造方法,其中上述第二导电型态为N型。 26.如申请专利范围第23项所述之静电放电保护结 构之制造方法,其中上述第一导电型态为N型。 27.如申请专利范围第26项所述之静电放电保护结 构之制造方法,其中上述第二导电型态为P型。 28.如申请专利范围第23项所述之静电放电保护结 构之制造方法,更包括于上述第一闸极与上述基底 以及上述第二闸极与基底之间形成一闸极氧化层 之步骤。 29.如申请专利范围第25项所述之静电放电保护结 构之制造方法,其中上述淡第二型离子布植制程系 掺杂磷离子与砷离子之至少一者。 30.如申请专利范围第27项所述之静电放电保护结 构之制造方法,其中上述淡第二型离子布植制程系 掺杂硼离子。 31.如申请专利范围第23项所述之静电放电保护结 构之制造方法,其中位于上述第二闸极与第三闸极 之间之遮蔽层系位于上述第二闸极与第三闸极之 间区域的中央。 32.如申请专利范围第23项所述之静电放电保护结 构之制造方法,其中上述第二导电型态浓掺杂区之 掺杂浓度系高于上述淡第二导电型态离子ESD布植 区之掺杂浓度。 33.如申请专利范围第23项所述之静电放电保护结 构之制造方法,其中上述淡第二导电型态离子ESD布 植区之底部深度系大于上述第二导电型态浓掺杂 区之底部深度。 34.一种静电放电保护结构,包括: 一第一导电型态之基底; 一第一闸极以及一第二闸极,设置于上述基底表面 ; 复数浓第二导电型态离子掺杂区,分别设置位于上 述第一闸极与第二闸极之间以及上述第一闸极与 第二闸极之间未相邻之另一侧之基底;以及 一淡第二导电型态离子ESD布植区,设置于上述第一 闸极与第二闸极之间之基底,具有一开口,使得设 置于上述第一闸极与第二闸极之间之部分浓第二 型离子掺杂区直接接触上述基底。 35.如申请专利范围第34项所述之静电放电保护结 构,更包括一汲极接触区,设置于上述开口。 36.如申请专利范围第34项所述之静电放电保护结 构,更包括设置于上述第一闸极与第二闸极两侧之 侧壁绝缘间隔物。 37.如申请专利范围第34项所述之静电放电保护结 构,其中上述第一导电型态为P型。 38.如申请专利范围第37项所述之静电放电保护结 构,其中上述第二导电型态为N型。 39.如申请专利范围第34项所述之静电放电保护结 构,其中上述第一导电型态为N型。 40.如申请专利范围第39项所述之静电放电保护结 构,其中上述第二导电型态为P型。 41.如申请专利范围第34项所述之静电放电保护结 构,更包括设置于上述第一闸极与上述基底以及上 述第二闸极与基底之间之闸极氧化层。 42.如申请专利范围第38项所述之静电放电保护结 构,其中上述淡第二导电型态离子ESD布植区系掺杂 磷离子与砷离子之至少一者。 43.如申请专利范围第40项所述之静电放电保护结 构,其中上述淡第二导电型态离子ESD布植区系掺杂 硼离子。 44.如申请专利范围第34项所述之静电放电保护结 构,其中位于上述淡第二导电型态离子ESD布植区之 开口系位于上述第一闸极与第二闸极之间区域的 中央。 45.如申请专利范围第34项所述之静电放电保护结 构,其中上述浓第二导电型态掺杂区之掺杂浓度系 高于上述淡第二导电型态离子ESD布植区之掺杂浓 度。 46.如申请专利范围第34项所述之静电放电保护结 构,其中上述淡第二导电型态离子ESD布植区之底部 深度系大于上述浓第二导电型态掺杂区之底部深 度。 图式简单说明: 第1A图系显示传统输入电路之电路图。 第1B图系显示对应于第1A图之半导体剖面图。 第2A图系显示传统具有ESD布植区之ESD防护装置之 剖面图。 第2B图系显示传统形成第2A图所示之ESD防护装置之 制程流程图。 第3A图至第30图系显示根据本发明实施例所述之ESD 防护装置制造方法之剖面图。 第4A图系显示根据本发明实施例所述之ESD防护装 置制造方法所形成之ESD防护装置之上视图。 第4B图系显示沿第4A图中AA'线之半导体剖面图。 第5A图系显示根据本发明实施例所述之另一ESD防 护装置制造方法所形成之ESD防护装置之上视图。 第5B图系显示沿第5A图中BB'线之半导体剖面图。 |
