| 主权项 |
1.一种动态随机存取记忆体阵列,包括: 一绝缘层上有矽基底; 多数个记忆单元,配置于该绝缘层上有矽基底上, 且以行与列之方式排列,每一该些记忆单元包括: 一电晶体,该电晶体包括: 一半导体柱状结构,该半导体柱状结构由该绝缘层 上有矽基底往上依序为一第一源极/汲极区、一基 体区及一第二源极/汲极区; 一二闸极结构,配置于该半导体柱状结构之相对应 的二侧壁;以及 一闸极介电层,配置于该半导体柱状结构及该二闸 极结构之间;以及 一电容器,配置于该电晶体下方,该电容器包括一 第一电极,配置于该半导体柱状结构下,且与该第 一源极/汲极区接合、一第二电极,配置于该半导 体柱状结构旁以及一电容介电层,配置于该第一电 极与该第二电极之间; 多数条基体线,平行配置成列,并串接同一列之相 邻二电晶体,且每一该些基体线系电性连接该基体 区; 多数条字元线,与该些基体线平行,且每一该些字 元线系与位于同一列上之每一该些电晶体的该二 闸极结构接合;以及 多数条位元线,与该些字元线垂直,并串联同一行 上之该些电晶体,且与每一该些电晶体的该第二源 极/汲极区电性连接。 2.如申请专利范围第1项所述之动态随机存取记忆 体阵列,其中每一该些基体线包括一导体层。 3.如申请专利范围第2项所述之动态随机存取记忆 体阵列,其中该导体层的材质包括掺杂多晶矽、完 全金属矽化合物或P型金属。 4.如申请专利范围第1项所述之动态随机存取记忆 体阵列,其中该二闸极结构的顶面系低于该半导体 柱状结构的顶面。 5.如申请专利范围第1项所述之动态随机存取记忆 体阵列,其中该第一源极/汲极区与该第二源极/汲 极区包括具有一第一导电型态之矽层,该基体区包 括具有一第二导电型态之矽层。 6.如申请专利范围第5项所述之动态随机存取记忆 体阵列,其中该第一导电型态为N型,该第二导电型 态为P型。 7.如申请专利范围第1项所述之动态随机存取记忆 体阵列,其中该第一电极之材质与该第一源极/汲 极区之材质相同。 8.如申请专利范围第1项所述之动态随机存取记忆 体阵列,其中该第二电极包括一导体层。 9.如申请专利范围第1项所述之动态随机存取记忆 体阵列,其中该动态随机存取记忆体阵列系为4F2之 记忆体阵列。 10.一种动态随机存取记忆体的制造方法,包括: 提供一绝缘层上有矽基底,该绝缘层上有矽基底依 序包括一矽基底、一绝缘层与具有一第一导电型 态之一第一矽层; 于该绝缘层上有矽基底上依序形成具有该第一导 电型态之一第二矽层、具有一第二导电型态之一 第三矽层、具有该第一导电型态之一第四矽层,以 及已图案化之一第一罩幕层; 以该第一罩幕层为罩幕,移除部分该第四矽层、部 分该第三矽层、部分该第二矽层与部分该第一矽 层,直至暴露出该绝缘层表面; 于该第一矽层、该第二矽层、该第三矽层与该第 四矽层侧壁形成一第一介电层; 于该绝缘层上形成一第一导体层,其中该第一导体 层的顶面高度小于该第二矽层的顶面高度; 移除部分该第一介电层,至该第一介电层的顶面高 度等于该第一导体层的顶面高度; 于该第一导体层与该第一介电层上依序形成一第 二介电层、一基体层与一第三介电层,其中该基体 层系形成于该第三矽层之区域间; 于该第一罩幕层与该第三介电层上依序形成一第 二罩幕层与已图案化之一光阻层,其中该光阻层系 沿列方向形成于对应该第一罩幕层上方,且该光阻 层之宽度小于该第一罩幕层之宽度; 以该光阻层为罩幕,移除部分该第二罩幕层与部分 该第一罩幕层,其中该第一罩幕层之底部宽度大于 该光阻层之宽度; 以该光阻层与该第一罩幕层为罩幕,移除未被该光 阻层与该第一罩幕层覆盖之部分该第三介电层、 部分该基体层与部分该第二介电层,直至暴露出该 第一导体层与该第一介电层顶面; 移除该光阻层; 于该第一导体层与该第一介电层上形成一第四介 电层,其中该第四介电层之顶面低于该第二矽层之 顶面; 于该第四矽层、该第三矽层及部分该第二矽层之 侧壁以及该第三介电层、该基体层与该第二介电 层之表面形成一第五介电层;以及 于该第五介电层表面形成一第二导体层。 11.如申请专利范围第10项所述之动态随机存取记 忆体的制造方法,更包括: 于该第四介电层上形成一第六介电层,覆盖该第二 罩幕层、该第一罩幕层、该第五介电层以及该第 二导体层; 移除该第二罩幕层、该第一罩幕层、该第三介电 层与部分该第六介电层至暴露出该第四矽层表面; 以及 于该第四矽层上形成一第三导体层,且该第三导体 层与该第二导体层垂直。 12.如申请专利范围第11项所述之动态随机存取记 忆体的制造方法,其中于该第六介电层形成前,更 包括移除部分该第二导体层,使该第二导体层之顶 面低于该第四矽层之顶面。 13.如申请专利范围第12项所述之动态随机存取记 忆体的制造方法,其中移除部分该第二导体层的方 法包括进行一蚀刻制程。 14.如申请专利范围第10项所述之动态随机存取记 忆体的制造方法,其中该基体层包括一导体层。 15.如申请专利范围第14项所述之动态随机存取记 忆体的制造方法,其中该导体层的材质包括掺杂多 晶矽、完全金属矽化合物或P型金属。 16.如申请专利范围第10项所述之动态随机存取记 忆体的制造方法,其中该基体层的形成方法包括化 学气相沈积法。 17.如申请专利范围第10项所述之动态随机存取记 忆体的制造方法,其中该第一导电型态为N型,该第 二导电型态为P型。 18.如申请专利范围第10项所述之动态随机存取记 忆体的制造方法,其中该第一介电层包括一电容介 电层。 19.如申请专利范围第10项所述之动态随机存取记 忆体的制造方法,其中该第五介电层包括一闸极介 电层。 图式简单说明: 图1为绘示习知一种绝缘层上有矽元件之剖面示意 图。 图2为绘示习知一种具有基体接触之沟渠式电容记 忆胞之剖面示意图。 图3为绘示图2之沟渠式电容记忆胞阵列之上视示 意图。 图4为依照本发明实施例所绘示之动态随机存取记 忆体之阵列的布局上视图。 图5为绘示图4之动态随机存取记忆体阵列之剖面 示意图,其中子图(a)为沿A-A'方向之剖面示意图,子 图(b)为沿B-B'方向之剖面示意图。 图6至图12为依照本发明实施例所绘示之动态随机 存取记忆体的制造流程的示意图,其中子图(a)系绘 示上视示意图,子图(b)系绘示沿剖面线I-I'之剖面 示意图,子图(c)系绘示沿剖面线II-II'之剖面示意图 。 |
