| 主权项 |
1.一种半导体元件,包含有: 一基底; 至少一闸结构,设于该基底上; 至少一L型层,具有一第一脚边,沿着该闸结构延伸 到一第一端点,以及一第二脚边,沿着该基底延伸 到一第二端点; 至少一间隙壁,与该L型层之该第一脚边跟第二脚 边相接触;以及 一应力层,具有内应力,覆盖在该闸结构、该L型层 、该间隙壁以及该基底之部分区域,该应力层与该 第一端点以及该第二端点相接触。 2.如申请专利范围第1项所述之半导体元件,其中, 该应力层系为一接触蚀刻停止层(contact-etching stop layer),该接触蚀刻停止层供给应力至该L型层。 3.如申请专利范围第1项所述之半导体元件,其中, 至少该L型层与该应力层其中之一具有氮化矽或是 高介电常数之介电层。 4.如申请专利范围第1项所述之半导体元件,其中, 该应力层提供于闸结构下之该基底压应力或张应 力。 5.如申请专利范围第1项所述之半导体元件,其中, 至少该L型层与该应力层其中之一具有大于5的介 电常数。 6.如申请专利范围第1项所述之半导体元件,其中, 该L型层的厚度小于25奈米(nanometer)。 7.如申请专利范围第1项所述之半导体元件,其中, 该L型层提供于闸结构下之该基底压应力或张应力 。 8.如申请专利范围第1项所述之半导体元件,其中, 该间隙壁系选自氧化矽、氮化矽、以及氮氧化矽 其中之一。 9.如申请专利范围第1项所述之半导体元件,其中, 该间隙壁包含有两层材料,该两层材料系包含有下 列组合其中之一:氧化矽/氮化矽、氮化矽/氧化矽 、以及氧化矽/氮化矽/氧化矽。 10.如申请专利范围第1项所述之半导体元件,另包 含有一闸介电层,设于该基底与该闸结构之间。 11.如申请专利范围第10项所述之半导体元件,该闸 介电层系选自下列组合其中之一:氧化矽、氮化矽 、氮氮化矽、以及高介电常数之介电层。 12.如申请专利范围第10项所述之半导体元件,其中, 该高介电常数之介电层的介电常数大于10。 13.如申请专利范围第12项所述之半导体元件,其中, 该高介电常数之介电层系选自下列组合其中之一: 具有Hf的材料、具有Zr的材料、以及具有Al的材料 。 14.如申请专利范围第1项所述之半导体元件,其中, 该基底系为矽,该基底于一源/汲极区具有一浅凹 槽。 15.如申请专利范围第14项所述之半导体元件,其中, 该浅凹槽之深度小于500埃()。 16.如申请专利范围第1项所述之半导体元件,于该L 型层之该第一脚边跟该闸结构之间,以及该L型层 之该第二脚边与该基底之间,另包含有一层,且该 层的厚度小于6奈米(nanometer)。 17.如申请专利范围第16项所述之半导体元件,其中, 该层包含有氧或矽原子其中之一。 18.一种半导体元件,包含有: 一第一元件,具有一至少一L型层,以及与该L型层接 触之一第一间隙壁; 一第二元件,具有一至少一移位(offset)间隙壁,以及 与该移位间隙壁接触之一第二间隙壁;以及 一应力层,具有内应力,覆盖在该第一元件以及该 第二元件其中之一上,该应力层与该移位间隙壁以 及该L型层其中之一相接触。 19.如申请专利范围第18项所述之半导体元件,其中, 该第一元件系为一NMOS元件,该第二元件系为一PMOS 元件,且该应力层系为一张应力层(tensile stress film) 。 20.如申请专利范围第18项所述之半导体元件,其中, 该第一元件系为一PMOS元件,该第二元件系为一NMOS 元件,且该应力层系为一压应力层(compressive stress film)。 21.一种半导体元件之制作方法,包含有: 提供一基底; 于基底上形成一层闸介电层; 于该层闸介电层上,形成一导电闸电极; 图案化该导电闸电极,以形成一闸结构; 于该闸结构结构之侧壁依序形成一应力材料层以 及一间隙层; 用非等向性蚀刻,去除该闸结构之垂直表面上的该 应力材料层以及该间隙层,但保留该闸结构之侧壁 上的该应力材料层以及该间隙层,残留的该应力材 料层与该间隙层分别形成了一L型层与一间隙壁; 以及 形成一接触蚀刻停止层于该基底、该间隙壁、该L 型层、以及该闸结构之上,该接触蚀刻停止层与该 L型层相接触。 22.如申请专利范围第21项所述之半导体元件之制 作方法,其中: 该接触蚀刻停止层以及该L型层提供于闸结构下之 该基底压应力。 23.如申请专利范围第21项所述之半导体元件之制 作方法,其中: 该接触蚀刻停止层以及该L型层提供于闸结构下之 该基底张应力。 24.如申请专利范围第21项所述之半导体元件之制 作方法,其中,该接触蚀刻停止层以及该L型层大致 具有一样的材料。 25.如申请专利范围第21项所述之半导体元件之制 作方法,其中,于该非等向性蚀刻去除该闸结构垂 直表面上的该应力材料层以及该间隙层之后,该方 法另包含有: 蚀刻该基底,以产生一浅凹槽。 26.如申请专利范围第21项所述之半导体元件之制 作方法,其中,至少该L型层与该接触蚀刻停止层其 中之一具有氮化矽或是高介电常数之介电层。 27.一种半导体元件之制作方法,包含有: 提供一基底; 于基底上形成一层闸介电层; 于该层闸介电层上,形成一导电闸电极; 图案化该导电闸电极,以形成一闸结构; 以一第一间隙壁制程,于该闸结构之侧壁形成一第 一间隙壁; 以一第二间隙壁制程,于该闸结构之侧壁上的该第 一间隙壁之侧壁形成一第二间隙壁,该第二间隙壁 暴露该第一间隙壁之一顶部;以及 形成一接触蚀刻停止层于该基底、该第一与第二 间隙壁、以及该闸结构之上,该接触蚀刻停止层与 该第一间隙壁相接触。 28.如申请专利范围第27项所述之半导体元件之制 作方法,其中: 该接触蚀刻停止层以及该第一间隙壁提供于闸结 构下之该基底压应力。 29.如申请专利范围第27项所述之半导体元件之制 作方法,其中: 该接触蚀刻停止层以及该第一间隙壁提供于闸结 构下之该基底张应力。 30.如申请专利范围第27项所述之半导体元件之制 作方法,其中,该接触蚀刻停止层以及该第一间隙 壁大致具有一样的材料。 31.如申请专利范围第27项所述之半导体元件之制 作方法,其中,至少该第一间隙壁与该接触蚀刻停 止层其中之一具有氮化矽或是高介电常数之介电 层。 图式简单说明: 第1A至1D图显示了本发明的实施例,用来提高在CMOS 元件中的NMOS区内的载子移动率以及元件效能。 第2A至2D图显示了本发明的实施例,用来提高在CMOS 元件中的PMOS区内的载子移动率以及元件效能。 第3A图显示了第1A图中的一个NMOS元件以及具一有 移位(offset)间隙壁的PMOS元件。 第3B图显示了第2A图中的一个PMOS元件以及具一有 移位(offset)间隙壁的NMOS元件。 第4A图与第4B图显示了L型间隙壁在NMOS与PMOS中所贡 献的应力。 第4C图为第4A图的局部放大图,显示NMOS之基底中的 应力线。 |
