| 发明名称 | 一种定时控制电路的设计方法及电路 | ||
| 摘要 | 本发明提出了一种灵活而简易的定时控制电路设计方法及电路。定时控制电路中通过数字信号处理器(以下简称DSP)写入的定时时间数据和控制数据被分别存储于两个先入先出模块(以下分别简称为时间FIFO和控制FIFO)中，时间FIFO中的定时时间数据与控制FIFO中的控制数据一一对应。每当时间判决器判断到时间FIFO中定时时间数据的与帧计数器中的数据相等时，就把控制FIFO中相应的控制数据发出。依此类推，直到写入的控制数据全部发送完毕。当控制FIFO中数据全部发送完成后，DSP可以重新对时间FIFO和控制FIFO分别写入新的数据。 | ||
| 申请公布号 | CN1937424A | 申请公布日期 | 2007.03.28 |
| 申请号 | CN200610054492.8 | 申请日期 | 2006.07.27 |
| 申请人 | 重庆重邮信科股份有限公司 | 发明人 | 杨小勇;林毅;曹海涛;郑建宏 |
| 分类号 | H04B1/38(2006.01);G11C11/4076(2006.01);G11C7/22(2006.01) | 主分类号 | H04B1/38(2006.01) |
| 代理机构 | 重庆市恒信知识产权代理有限公司 | 代理人 | 寸南华 |
| 主权项 | 1、一种定时控制电路的设计方法，通过数字信号处理器(简称DSP)写入定时时间数据和控制数据，当时间判决模块判断到帧计数器的数据与定时时间数据相等时，控制数据被发出，其特征在于在定时控制模块中设计了两个先入先出模块(简称FIFO)，一个用于接收DSP写入的定时时间数据(简称时间FIFO)，一个用于接收DSP写入的控制数据且在特定的时刻将控制数据发送到功能模块(简称控制FIFO)，时间FIFO中的定时时间数据与控制FIFO中的控制数据一一对应，当时间判决模块判断到时间FIFO中的定时时间数据的与帧计数器中的数据相等时，控制FIFO就会把相应的控制数据发出，依此类推，直到写入的控制数据全部发送完毕。 | ||
| 地址 | 400065重庆市南岸区重庆市邮电学院信息科技大楼 | ||