| 主权项 |
1.一种半导体装置,具有: 半导体基板,其具备包含第1及第2区域,及在上述第 1及第2区域之间接于两区域配置的境界部之主表 面; 第1闸极绝缘膜,其系在上述第1区域内,配设于上述 主表面上; 第1闸极电极,配设于上述第1闸极绝缘膜上; 一对第1扩散层,以包夹上述第1闸极电极之方式形 成于上述主表面内; 第2闸极绝缘膜,在上述第2区域内配设于上述主表 面上,其具有与上述第1闸极绝缘膜不同之膜材料 或膜厚; 第2闸极电极,配设于上述第2闸极绝缘膜上; 一对第2扩散层,以包夹上述第2闸极电极之方式形 成于上述主表面内;及 元件分离区域,形成于上述境界部内,其包含形成 于上述主表面内的沟渠,与具有埋入上述沟渠内之 部份及自上述主表面突出上侧之部份的绝缘层,该 沟渠之底部,系做成为在第1区域侧之部分与第2区 域侧之部份之别深度不同。 2.如申请专利范围第1项之半导体装置,其中该沟渠 之底部具有朝上之凸部,在连接上述第1及第2区域 之方向的宽度,系100 nm~10000 nm,自上述底部之深的 部份之高度,为10 nm~300 nm。 3.如申请专利范围第1项之半导体装置,其中该沟渠 之底部具有朝上之凸部,在连接上述第1及第2区域 之方向的宽度,系100 nm~10000 nm,自上述底部之浅的 部份之高度,为10 nm~200 nm。 4.如申请专利范围第1项之半导体装置,其中该第1 及第2闸极绝缘膜,具有5 nm~50 nm之膜厚差,上述沟渠 之底部,在上述第1及第2区域侧之端部间,具有5 nm~ 50 nm之高度的差。 5.如申请专利范围第1项之半导体装置,其中进一步 具有以包夹上述元件分离区域之方式在上述主表 面内形成之一对第3扩散层,上述第1区域侧之第3扩 散层,系与上述第1扩散层共通之层,上述第2区域侧 之第3扩散层,系与上述第2扩散层共通之层。 6.如申请专利范围第1项之半导体装置,其中系以覆 盖上述元件分离区域之方式,配设闸极构造,上述 闸极构造包含在上述第1区域侧之端部,与上述第1 闸极绝缘膜及第1闸极电极之积层构造相同的构造 及高度之积层构造;及包含在上述第2区域侧之端 部,与上述第2闸极绝缘膜及第2闸极电极之积层构 造相同的构造及高度之积层构造。 7.如申请专利范围第1项之半导体装置,其中该第1 闸极电极具有第1下侧电极层及第1上侧电极层,上 述第2闸极电极具有第2下侧电极层及第2上侧电极 层,上述第1及第2下侧电极层系由来自不同之导电 膜,上述第1及第2下侧电极层,系由来自不同之导电 膜,上述第1及第2上侧电极层,系由来自共通之导电 膜。 8.如申请专利范围第1项之半导体装置,其中该第1 闸极电极,系具有电荷蓄积层之非挥发性记忆单元 电晶体的闸极电极,上述第2闸极电极系周边电晶 体之闸极电极。 9.一种半导体装置,具有: 半导体基板,其具备包含第1及第2区域,及在上述第 1及第2区域之间接于两区域配置的境界部之主表 面; 第1闸极绝缘膜,其系在上述第1区域内,配设于上述 主表面上; 第1闸极电极,配设于上述第1闸极绝缘膜上,具有第 1下侧电极层及第1上侧电极层; 一对第1扩散层,以包夹上述第1闸极电极之方式形 成于上述主表面内; 第2闸极绝缘膜,在上述第2区域内配设于上述主表 面上,其具有与上述第1闸极绝缘膜不同之膜材料 或膜厚; 第2闸极电极,配设于上述第2闸极绝缘膜上,具有第 2下侧电极层及第2上侧电极层,上述第1及第2下侧 电极层系由来自不同之导电膜,上述第1及第2上侧 电极层系由来于共通之导电膜; 一对第2扩散层,以包夹上述第2闸极电极之方式,形 成于上述主表面内;及 闸极构造,在上述境界部内,于上述主表面上形成, 其包含由来自与上述第1及第2闸极绝缘膜共通之 绝缘膜的第1及第2绝缘膜,与由来自与上述第1下侧 电极层共通之专电膜且配设于上述第1绝缘膜上之 第1下侧导电层。 10.如申请专利范围第1项之半导体装置,其中于上 述闸极构造中,上述第1及第2绝缘膜系不露出上述 主表面般地被覆。 11.如申请专利范围第10项之半导体装置,其中于上 述境界部内之上述闸极构造的上述第1下侧导电层 ,系较上述第1区域内之上述第1下侧电极层为薄。 12.如申请专利范围第9项之半导体装置,其中该闸 极构造进一步具备由来于与上述第2下侧电极层共 通之导电膜且配设于上述第2绝缘膜上之第2下侧 导电层,以及由来于与上述第1及第2上侧电极层共 通之导电膜且配设于上述第1及第2下侧电极层上 之上侧导电层。 13.如申请专利范围第12项之半导体装置,其中该闸 极构造内,上述第2绝缘膜及第2下侧导电层之端部, 系积层于上述第1下侧导电层之端部的上面上。 14.如申请专利范围第12项之半导体装置,其中该闸 极构造内,在上述第1及第2绝缘膜之间形成有间隙, 上述上侧导电层系在上述间隙内与上述基板接触 。 15.如申请专利范围第9项之半导体装置,其中进一 步具备以包夹上述闸极构造之方式在上述主表面 内形成之一对第3扩散层,上述第1区域侧之第3扩散 层,系与上述第1扩散层共通之层,上述第2区域侧之 上述第3扩散层,系与上述第2扩散层共通之层。 16.如申请专利范围第9项之半导体装置,其中该第1 闸极电极,系具有电荷蓄积层之非挥发性记忆单元 电晶体之闸极电极,上述第2闸极电极系周边电晶 体之闸极电极。 17.一种半导体装置,具有: 半导体基板,其具备包含第1及第2区域,及在上述第 1及第2区域之间接于两区域配置的境界部之主表 面; 第1闸极绝缘膜,其系在上述第1区域内,配设于上述 主表面上; 第1闸极电极,配设于上述第1闸极绝缘膜上,具有第 1下侧电极层及第1上侧电极层; 一对第1扩散层,以包夹上述第1闸极电极之方式形 成于上述主表面内; 第2闸极绝缘膜,在上述第2区域内配设于上述主表 面上,其具有与上述第1闸极绝缘膜不同之膜材料 或膜厚; 第2闸极电极,配设于上述第2闸极绝缘膜上,具有第 2下侧电极层及第2上侧电极层,上述第1及第2下侧 电极层系由来自不同之导电膜,上述第1及第2上侧 电极层系由来于共通之导电膜; 一对第2扩散层,以包夹上述第2闸极电极之方式,形 成于上述主表面内;及 第1及第2绝缘膜,在上述境界部内配设于上述主表 面,与上述第1及第2闸极绝缘膜由来自共通之绝缘 膜;在上述境界部内,该第1及第2绝缘膜间形成有间 隙。 18.一种半导体装置之制造方法,具有以下之步骤 在具备包含第1及第2区域、及在上述第1及第2区域 之间接于两区域配置的境界部之主表面的半导体 基板上,形成第1绝缘膜之步骤; 在上述第1绝缘膜之第1区域及上述境界部内之部 份上配设第1下侧电极层,并将上述第1绝缘膜之上 述第2区域内之部份除去,而露出上述主表面之步 骤; 在上述第1区域及上述境界部内之上述第1下侧电 极层上及上述第2区域内之主表面上,形成第2绝缘 膜之步骤;上述第2绝缘膜与上述第1绝缘膜具有不 同之膜材料或膜厚; 在上述第2绝缘膜之第2区域及上述境界部内之部 份上配设第2下侧电极层,并将上述第2绝缘膜之第1 区域内之部份除去,而露出上述第1下侧电极层之 步骤; 对于上述第1及第2下侧电极层,自对准地将上述第1 及第2区域内之主表面蚀刻,而在上述第1及第2区域 内形成供元件分离的沟渠之步骤; 将上述第1及第2区域内之上述沟渠以沟渠埋入,而 形成元件分离区域之步骤; 在上述第1及第2下侧电极层上,形成上侧电极层之 步骤;及 将上述第1及第2下侧电极层及上述上侧电极层图 案蚀刻,而在上述第1及第2区域内形成第1及第2闸 极电极之步骤。 19.如申请专利范围第18项之半导体装置之制造方 法,其中进一步具备在形成上述第1及第2区域内之 沟渠的同时,将上述境界部内之主表面自上侧作图 案蚀刻,而在上述境界部内形成供元件分离的沟渠 之步骤;以及 将上述境界部内之沟渠以绝缘层埋入,而形成元件 分离区域之步骤。 20.如申请专利范围第19项之半导体装置之制造方 法,其中在上述境界部内,形成将上述第2绝缘膜及 第2下侧导电层之端部积层于上述第1下侧导电层 之端面的上面上之积层部,以此一状态下进行供形 成上述境界部内之沟渠的图案蚀刻,而在上述境界 部内之上述沟渠的底部,形成起因于上述积层部的 朝上凸部。 21.如申请专利范围第19项之半导体装置之制造方 法,其中系在上述境界部内于上述第2下侧导电层 的端部与上述第1下侧导电层的端部之间形成间隙 ,于此一状态下进行供形成上述境界部内的沟渠之 图案蚀刻,而在上述境界部内之沟渠的底部,形成 起因于上述间隙之朝下凸部。 22.如申请专利范围第18项之半导体装置之制造方 法,其中在将上述第1及第2闸极电极图案蚀刻时,也 将上述境界部内之第1及第2下侧电极层及上述上 侧电极层作图案蚀刻,将其一部份残留于上述境界 部内。 23.如申请专利范围第18项之半导体装置之制造方 法,其中系在上述境界部内,形成将上述第2绝缘膜 及第2下侧导电层之端部积层于上述第1下侧导电 层之端面的上面上之积层部,于此一状态下,在也 包含上述积层部之范围,形成上述上侧电极层。 24.如申请专利范围第18项之半导体装置之制造方 法,其中系在上述境界部内于上述第2下侧导电层 的端部与上述第1下侧导电层的端部之间形成间隙 ,于此一状态下,在也包含上述间隙之范围下形成 上述上侧电极层。 25.如申请专利范围第24项之半导体装置之制造方 法,其中在上述第1及第2闸极电极图案蚀刻时,系藉 由过度蚀刻在上述境界部内于上述主表面上形成 起因于上述间隙之凹部。 图式简单说明: 图1A系本发明第1实施形态半导体装置的境界部附 近之断面图。 图1B、图2A、2B分别为第1实施形态的变形例之半导 体装置的境界部附近之断面图。 图3A、3B分别系第1实施形态中,第1及第2电晶体区 域之闸极电极沿延伸方向之断面图。 图4A~4C、图5A~5C、图6A~6C、图7A~7C及图8,系图1A所示 构造的制造方法之断面图。 图9系图1B所示构造的制造方法之断面图。 图10A、10B、图11A、11B、图12A、12B,系图2A所示构造 的制造方法之断面图。 图13系图2B所示构造的制造方法之断面图。 图14A为第2实施形态之半导体装置的境界部附近之 断面图。 图14B、图15A、15B分别为第2实施形态的变形例之半 导体装置的境界部附近之断面图。 图16A~16C、图17A~17C、图18A~18C、图19A~19C及图20,系图 14A所示构造的制造方法之断面图。 图21、图22系图14B所示构造的制造方法之断面图。 图23A、23B、图24A、24B、图25A、25B,系图15A所示构造 的制造方法之断面图。 图26系图15B所示构造的制造方法之断面图。 图27A、27B分别为本发明第3实施形态及其变形例之 半导体装置的境界部附近之断面图。 图28A~28C分别为第3实施形态中,第1、第2及第3电晶 体区域之闸极电极沿延伸方向之断面图。 图29A~29C、图30A~30C、图31A、31B,系图27A所示构造的 制造方法之断面图。 图32A~32D、图33A~33C、图34A、34B,系图27B所示构造的 制造方法之断面图。 图35为第4实施形态之半导体装置的境界部附近之 断面图。 图36、37分别为第4实施形态变形例之半导体装置 的境界部附近之断面图。 图38、39分别为第4实施形态半导体装置之NAND型 MONOS型记忆单元的不同之等效电路图。 图40A~40H分别为图37所示装置中,作为记忆单元区域 与LVU区域电晶体区域之间的境界部可使用的构造 之断面图。 图41A、41B分别为第4实施形态NAND型MONOS半导体装置 的记忆单元区域及周边电晶体区域之断面图。 图42系第4实施形态半导体装置之AND型MONOS型记忆 单元的不同之等效电路图。 图43、44分别为第4实施形态半导体装置之AND型MONOS 型记忆装置的不同之等效电路图。 图45A~45C、图46A~46C、图47A~47C及图48A~48C,系图35所示 构造的制造方法之断面图。 图49为第5实施形态之半导体装置的境界部附近之 断面图。 图50、图51分别为第5实施形态的变形例之半导体 装置的境界部附近之断面图。 图52A~52H分别为图51所示装置中,作为记忆单元区域 与LVU区域电晶体区域之间的境界部可使用的构造 之断面图。 图53A、53B分别为第5实施形态NAND型浮闸型半导体 装置的记忆单元区域及周边电晶体区域之断面图 。 图54A~54C、图55A~55C、图56A~56C及图57A~57C,为图49所示 构造的制造方法之断面图。 图58为本发明第6实施形态半导体装置的境界部附 近之断面图。 图59A、59B分别为第6实施形态AND型MONOS型半导体装 置的记忆单元区域及其周边电晶体区域之断面图 。 图60A~60D为习用沟渠型元件分离法之断面图。 图60E为图60D中的区域TP之扩大断面图。 图61A~61D为习用自对准沟渠元件分离法之断面图。 图62A、62B分别为图61A~61D所示方法的问题点之说明 用断面图。 |
