| 主权项 |
1.一种半导体元件的制造方法,该方法包含: 形成含有至少一闸极的一记忆体阵列区及一周边 电路区在一基板上,其中该记忆体阵列区的图案密 度大于周边电路区的图案密度; 形成一阻障层在该记忆体阵列区及该周边电路区 上; 形成无掺杂之一氧化物层在该周边电路区的该阻 障层上;以及 沉积一含硼的矽玻璃于该记忆体阵列区及该周边 电路区上。 2.如申请专利范围第1项所述之方法,其中该记忆体 阵列区的图案密度大于1。 3.如申请专利范围第1项所述之方法,其中形成该氧 化物层在该周边电路区的该阻障层上的步骤系包 含: 形成一光阻层在该周边电路区上; 去除该记忆体阵列区上的该氧化物层;以及 去除该周边电路区上的该光阻层。 4.如申请专利范围第1项所述之方法,其中该记忆体 阵列区具有复数个NMOS。 5.如申请专利范围第1项所述之方法,其中该周边电 路区具有复数个PMOS。 6.如申请专利范围第1项所述之方法,其中该阻障层 为一氮化矽层或一氮氧化矽层。 7.如申请专利范围第1项所述之方法,其中该含硼的 矽玻璃为一硼磷矽玻璃或一硼矽玻璃。 8.如申请专利范围第3项所述之方法,其中去除该记 忆体阵列区上之该氧化物层的方法为一湿式蚀刻 法或一乾式蚀刻法。 9.如申请专利范围第1项所述之方法,其中该含硼的 矽玻璃系藉由化学气相沉积法沉积于该记忆体阵 列区及该周边电路区上。 10.一种半导体元件,其包含: 至少二闸极,其系分别位在一基板上的一记忆体阵 列区及一周边电路区中,其中该记忆体阵列区的图 案密度大于该周边电路区的图案密度; 一阻障层,其系位在该记忆体阵列区及该周边电路 区上; 无掺杂的一氧化物层,其系位在该周边电路区之该 阻障层上;以及 一含硼的矽玻璃层,其系位在该记忆体阵列区之该 阻障层上及该周边电路区之无掺杂的该氧化物层 上。 11.如申请专利范围第10项所述之半导体元件,其中 该记忆体阵列区的图案密度大于1。 12.如申请专利范围第10项所述之半导体元件,其中 该记忆体阵列区具有复数个NMOS。 13.如申请专利范围第10项所述之半导体元件,其中 该周边电路区具有复数个PMOS。 14.如申请专利范围第10项所述之半导体元件,其中 该阻障层为氮化矽层或氮氧化矽层。 15.如申请专利范围第10项所述之半导体元件,其中 该含硼的矽玻璃层为硼磷矽玻璃层或硼矽玻璃层 。 图式简单说明: 第1A至1D图绘示本发明一较佳实施例的矽基板进行 含硼的矽玻璃沉积的制造流程剖面结构图,其中第 1D图绘示了本发明一较佳实施例的半导体元件剖 面图。 |
