| 主权项 |
1.一种半导体记忆体装置,用以实施一OCD校正控制 操作,以便调整一资料输出阻抗,包括: 用以解码一位址信号以产生一OCD预设控制信号、 一OCD操作信号及复数个资料之装置; 用以接收一复数个位元之资料以产生一OCD控制码 的装置; 用以接收该OCD控制码及该OCD操作信号以产生复数 个阻抗调整控制信号之装置;以及 用以接收该复数个资料及调整该资料输出阻抗以 回应该复数个阻抗调整控制信号之装置。 2.如申请专利范围第1项所述之半导体记忆体装置, 其中用以解码该位址信号之装置包括: 一EMRS解码器,用以解码该位址信号以产生该OCD预 设控制信号、一第一驱动模式信号、一第二驱动 模式信号、一OCD离开信号及一OCD周期信号。 3.如申请专利范围第2项所述之半导体记忆体装置, 其中用以解码该位址信号之装置进一步包括: 一OCD控制信号输入单元,用以接收该位址信号以产 生一OCD模式进入信号;以及 一CAS信号产生器,用以将该OCD操作信号输出至用以 接收该OCD控制码之装置,以回应该OCD周期信号、该 OCD模式进入信号、一列位址选通(RAS)信号、一行 位址选通(CAS)信号、一写入致能信号及一晶片选 择信号。 4.如申请专利范围第3项所述之半导体记忆体装置, 其中该CAS信号产生器包括: 一第一CAS信号产生器,其由该OCD模式进入信号所致 能,以便产生一第一步进CAS信号; 一第二CAS信号产生器,用以藉由延迟该第一步进CAS 信号一预定延迟时间以产生一第二步进CAS信号;以 及 一第三CAS信号产生器,用以输出该第二步进CAS信号 以作为该OCD操作信号,以回应该OCD模式进入信号。 5.如申请专利范围第4项所述之半导体记忆体装置, 其中该第一CAS信号产生器包括: 一读取/写入控制信号输入单位,用以启动一第一 节点之第一信号; 一OCD信号输入单元,用以在该OCD校正控制操作期间 启动该第一节点之第一信号;以及 一CAS信号传送单元,用以锁存该第一节点之第一信 号及输出该第一节点之第一信号以作为该第一步 进CAS信号,以回应一时钟信号。 6.如申请专利范围第5项所述之半导体记忆体装置, 其中该CAS信号传送单元包括: 一信号输入单元,用以在启动该第一节点之第一信 号时,传送该第一步进CAS信号至一第二节点; 一第一锁存单元,用以锁存该第二节点之第二信号 ; 一传送闸,用以传送该第一锁存单元所锁存之第二 节点的第二信号,以回应该时钟信号; 一第二锁存单元,用以锁存该传送闸之输出信号; 一第一正反器移位器,用以依据一附加延迟信号移 位该第二锁存单元之输出信号;以及 一第二正反器移位器,用以依据一CAS延迟信号移位 该第一正反器移位器之输出信号,藉此输出该第一 步进CAS信号。 7.如申请专利范围第4项所述之半导体记忆体装置, 其中该第二CAS信号产生器包括: 一信号输入单元,用以接收该第一步进CAS信号; 一第一锁存单元,用以锁存该信号输入单元之输出 信号; 一传送闸,用以传送该第一锁存单元之输出信号, 以回应一时钟信号; 一延迟单元,用以延迟该传送闸之输出信号一个时 钟周期;以及 一第二锁存单元,用以输出该延迟单元之输出信号 以作为该第二步进CAS信号。 8.如申请专利范围第4项所述之半导体记忆体装置, 其中该第三CAS信号产生器包括: 一信号输入单元,用以接收该第二步进CAS信号; 一第一信号输出单元,用以在启动该OCD周期信号时 ,输出该信号输入单元之输出信号以作为该OCD操作 信号; 一第二信号输出单元,用以在不启动该OCD周期信号 时,输出该信号输入单元之输出信号以作为该CAS信 号。 9.如申请专利范围第8项所述之半导体记忆体装置, 其中接收该复数个位元之资料的装置在该半导体 记忆体装置处于一OCD校正控制模式时,产生该用以 对齐该复数个位元之资料的OCD控制码。 10.如申请专利范围第9项所述之半导体记忆体装置 ,其中接收该OCD控制码之装置包括: 一OCD命令解码器,用以解码该OCD控制码及该OCD操作 信号,以便产生一上拉增加信号、一上拉减少信号 、一下拉增加信号及一下拉减少信号;以及 一OCD控制逻辑单元,用以依据该OCD预设信号、该上 拉增加信号、该上拉减少信号、该下拉增加信号 及该下拉减少信号产生该复数个阻抗调整控制信 号。 11.如申请专利范围第10项所述之半导体记忆体装 置,其中该OCD控制逻辑单元包括: 一上拉OCD控制逻辑单元,用以接收该OCD预设控制信 号、该上拉增加信号、该上拉减少信号及一电力 开启信号以产生复数个上拉阻抗调整控制信号;以 及 一下拉OCD控制逻辑单元,用以接收该OCD预设控制信 号、该下拉增加信号、该下拉减少信号及一电力 开启信号以产生复数个下拉阻抗调整控制信号, 其中该复数个阻抗调整控制信号包括该复数个上 拉阻抗调整控制信号及该复数个下拉阻抗调整控 制信号。 12.如申请专利范围第11项所述之半导体记忆体装 置,其中该上拉OCD控制逻辑单元包括: 复数个初始-高暂存器及复数个初始-低暂存器,用 以接收该OCD预设控制信号、该上拉增加信号、该 上拉减少信号及一电力开启信号以产生该复数个 上拉阻抗调整控制信号。 13.如申请专利范围第12项所述之半导体记忆体装 置,其中每一复数个初始-高暂存器包括: 一第一致能缓冲器单元及一第二致能缓冲器单元, 用以接收该电力开启信号; 一第一信号输入单元,用以接收该OCD预设控制信号 、该上拉增加信号及一先前初始-高暂存器之输出 信号; 一第二信号输入单元,用以接收该上拉减少信号; 一RS正反器单元,用以接收该第一信号输入单元及 该第二信号输入单元之输出信号;以及 一信号输出单元,用以接收该第一RS正反器单元之 输出信号,以产生该等上拉阻抗调整控制信号中之 一。 14.如申请专利范围第12项所述之半导体记忆体装 置,其中每一复数个初始-低暂存器包括: 一致能缓冲器单元,用以接收该电力开启信号; 一第一信号输入单元,用以接收该上拉增加信号及 一先前初始低-暂存器之输出信号; 一第二信号输入单元,用以接收该上拉减少信号及 该OCD预设控制信号; 一RS正反器单元,用以接收该第一信号输入单元及 该第二信号输入单元之输出信号;以及 一信号输出单元,用以接收该第一RS正反器单元之 输出信号,以产生该等上拉阻抗调整控制信号中之 一。 15.如申请专利范围第11项所述之半导体记忆体装 置,其中该上拉OCD控制逻辑单元包括: 复数个初始-高暂存器及复数个初始-低暂存器,用 以接收该OCD预设控制信号、该上拉增加信号、该 上拉减少信号及一电力开启信号,以产生该复数个 上拉阻抗调整控制信号。 16.如申请专利范围第15项所述之半导体记忆体装 置,其中每一复数个初始-高暂存器包括: 一第一致能缓冲器单元及一第二致能缓冲器单元, 用以接收该电力开启信号; 一第一信号输入单元,用以接收该OCD预设控制信号 、该上拉增加信号及一先前初始-高暂存器之输出 信号; 一第二信号输入单元,用以接收该上拉减少信号; 一RS正反器单元,用以接收该第一信号输入单元及 该第二信号输入单元之输出信号;以及 一信号输出单元,用以接收该第一RS正反器单元之 输出信号,以产生该等上拉阻抗调整控制信号中之 一。 17.如申请专利范围第15项所述之半导体记忆体装 置,其中每一复数个初始-低暂存器包括: 一致能缓冲器单元,用以接收该电力开启信号; 一第一信号输入单元,用以接收该上拉增加信号及 一先前初始低-暂存器之输出信号; 一第二信号输入单元,用以接收该上拉减少信号及 该OCD预设控制信号; 一RS正反器单元,用以接收该第一信号输入单元及 该第二信号输入单元之输出信号;以及 一信号输出单元,用以接收该第一RS正反器单元之 输出信号,以产生该等上拉阻抗调整控制信号中之 一。 图式简单说明: 第1图系显示一晶片组与一传统DDR SDRAM间之一资料 介面的方块图; 第2图系显示实施JEDEC所提出之一OCD校正控制操作 的一操作程序之流程图; 第3A图系显示在实施该OCD校正控制操作时测量该 资料输出驱动器之阻抗的操作之时序图; 第3B系显示实施该OCD校正控制操作之操作表; 第4A图系显示在实施该OCD校正控制操作时调整该 资料输出驱动器之阻抗的操作之时序图; 第4B图系显示依据一猝发码之OCD校正控制操作的 操作表; 第5图系显示依据本发明之一半导体记忆体装置的 方块图; 第6图系显示一OCD控制信号输入单元之示意电路图 ; 第7图系显示第5图所示之一CAS信号产生器的方块 图; 第8A图系显示第7图所示之一第一CAS信号产生器的 示意电路图; 第8B图系显示第7图所示之一第二CAS信号产生器的 示意电路图; 第8C图系显示第7图所示之一第三CAS信号产生器的 示意电路图。 第9图系显示在一传统半导体记忆体装置中所包含 之一传统CAS信号产生器的方块图; 第10图系显示第9图所示之传统CAS信号产生器的操 作之时序图; 第11图系显示第5图所示之一资料输入单元的方块 图; 第12图系显示第5图所示之资料输入单元的操作之 时序图; 第13图系显示第7图所示之一CAS信号产生器的时序 图; 第14图系显示一OCD控制逻辑单元、一上拉驱动器 及一下拉驱动器之方块图; 第15A图系显示一初始-高暂存器之示意电路图; 第15B图系显示一初始-低暂存器之示意电路图; 第16图系显示第5图所示之一OCD命令解码器的方块 图;以及 第17图系显示第16图所示之一OCD命令解码器的操作 之时序图。 |
