| 主权项 |
1.一种导电性片,其特征为: 在具有1个以上之引孔的绝缘性基体中,该绝缘性 基体系藉由离子枪而被照射离子,该引孔是贯穿该 绝缘性基体之细孔,对于包含该引孔之壁面的绝缘 性基体的全面,藉由溅镀法或蒸镀法以形成藉由由 Ni(镍)、Cr(铬)、Co(钴)、Zn(锌)及Si(矽)所成之群所 选择的至少1种之元素、或者至少包含1种该元素 之合金、氧化物或氮化物之其中一种所构成之劣 化防止层,对于该劣化防止层的表面之全面,藉由 溅镀法或者蒸镀法以形成基底导电层,而且,对于 该基底导电层的表面之全面或部份,藉由电气电镀 法以形成上层导电层,同时,在该上层导电层之形 成的同时,该引孔藉由该上层导电层所填充。 2.如申请专利范围第1项所记载之导电性片,其中, 前述引孔系在前述绝缘性基体的表里两面中,具有 略相同的开孔面积。 3.如申请专利范围第1项所记载之导电性片,其中, 前述基底导电层或者前述上层导电层系被加工为 形成电路。 4.如申请专利范围第1项所记载之导电性片,其中, 前述基底导电层及前述上层导电层,系藉由Cu(铜) 或含有Cu(铜)之合金所构成。 5.一种导电性片,其特征为: 在具有1个以上之引孔的绝缘性基体的其中一个表 面,贴合有金属箔,该绝缘性基体系藉由离子枪而 被照射离子,该引孔是只贯穿该绝缘性基体之细孔 ,对于该引孔的壁面及没有贴合有该金属箔侧之绝 缘性基体的表面,藉由溅镀法或蒸镀法以形成藉由 由Ni(镍)、Cr(铬)、Co(钴)、Zn(锌)及Si(矽)所成之群 所选择的至少1种之元素、或者至少包含1种该元 素之合金、氧化物或氮化物之其中一种所构成之 劣化防止层,对于该劣化防止层的表面之全面,藉 由溅镀法或者蒸镀法以形成基底导电层,而且,对 于该基底导电层的表面之全面或部份,藉由电气电 镀法以形成上层导电层,同时,在该上层导电层之 形成的同时,该引孔藉由该上层导电层所填充。 6.如申请专利范围第5项所记载之导电性片,其中, 前述引孔系在前述绝缘性基体的表里两面中,具有 略相同的开孔面积。 7.如申请专利范围第5项所记载之导电性片,其中, 前述基底导电层或者前述上层导电层系被加工为 形成电路。 8.如申请专利范围第5项所记载之导电性片,其中, 前述金属箔系被加工为形成电路。 9.如申请专利范围第5项所记载之导电性片,其中, 前述基底导电层及前述上层导电层,系藉由Cu(铜) 或含有Cu(铜)之合金所构成。 10.如申请专利范围第5项所记载之导电性片,其中, 前述金属箔系铜箔。 11.一种电子制品的制品,其特征为:包含如申请专 利范围第3项所记载之导电性片。 12.一种电子制品的制品,其特征为:包含如申请专 利范围第7项所记载之导电性片。 13.一种电子制品的制品,其特征为:包含如申请专 利范围第8项所记载之导电性片。 图式简单说明: 第1图系本发明之导电性片的概略剖面图。 第2图系本发明之导电性片的概略平面图。 第3A图系表示本发明之导电性片的制造工程之流 程图,为绝缘性基体的概略剖面图。 第3B图系同一流程图,为形成校正孔及引孔之状态 的绝缘性基体的概略剖面图。 第3C图系同一流程图,为形成劣化防止层及基底导 电层之状态的绝缘性基体之概略剖面图。 第3D图系同一流程图,为藉由形成上层导电层所完 成之导电性片的概略剖面图。 第4A图系表示本发明之导电性片的别的制造工程 之流程图,为绝缘性基体的概略剖面图。 第4B图系同一流程图,为形成校正孔及引孔之状态 的绝缘性基体之概略剖面图。 第4C图系同一流程图,为形成劣化防止层及基底导 电层之状态的绝缘性基体之概略剖面图。 第4D图系同一流程图,为在基底导电层上形成光阻 之状态的绝缘性基体之概略剖面图。 第4E图系同一流程图,为在没有形成光阻之部份形 成上层导电层之状态的绝缘性基体之概略剖面图 。 第4F图系同一流程图,为剥离光阻之状态的绝缘性 基体之概略剖面图。 第4G图系同一流程图,为藉由软性蚀刻而将劣化防 止层及基底导电层剥离所完成之导电性片的概略 剖面图。 第5图系使用没有贴合金属箔之绝缘性基体的本发 明之导电性片的概略剖面图。 |
