| 主权项 |
1.一种半导体元件,其包含: 一基板; 一SRAM元件在该基板中; 一SRAM记忆胞在该SRAM元件中,其中该SRAM记忆胞包含 : 一记忆胞区域,其包含: 沿着该记忆胞区域较长边排列之一第一记忆胞间 距;以及 该记忆胞区域较短边排列之一第二记忆胞间距,其 中该第一记忆胞间距对该第二记忆胞间距的比値 是大于约2;以及 复数个金属层间介电层覆盖在该基板上,该些金属 层间介电层中之至少一层的介电常数少于约3,且 该些金属层间介电层含有金属导线于其中。 2.如申请专利范围第1项所述的半导体元件,更包含 一深N井区,其中该深N井区围绕该SRAM元件。 3.如申请专利范围第1项所述的半导体元件,在介于 该基板和该金属层间介电层之间更包含实质上无 硼之一层间介电层。 4.如申请专利范围第1项所述的半导体元件,更包含 一深N井区,其中该深N井区围绕着该SRAM元件,在介 于该基板和该金属层间介电层之间更包含一实质 上无硼的层间介电层。 5.如申请专利范围第4项所述的半导体元件,其中该 层间介电层包含磷矽玻璃(PSG)层。 6.如申请专利范围第1项所述的半导体元件,更包含 覆盖在该SRAM元件上的聚亚醯胺层,其中该聚亚醯 胺层的厚度少于约20微米。 7.如申请专利范围第1项所述的半导体元件,其中该 SRAM记忆胞更包含: 一记忆胞区域,其包含一N井区和一P井区,其中该P 井区占据少于约65%的该记忆胞区域; 复数个n-型金氧半电晶体于该P井区中,该n-型金氧 半电晶体之主动区的总面积系少于约25%的该记忆 胞区域;以及 复数个p-型金氧半电晶体于该N井区中。 8.如申请专利范围第1项所述的半导体元件,其中该 SRAM记忆胞更包含: 一第一反相器和一第二反相器,该第一反相器和该 第二反相器各包含: 一输入端和一输出端,其中该第一反相器之该输出 端系电性耦接到该第二反相器的该输入端,其中该 第二反相器的该输出端系电性耦接到该第一反相 器的该输入端; 一下拉电晶体,为该些N-型金氧半电晶体之一;以及 一拉昇电晶体,为该些P-型金氧半电晶体之一,其中 该拉昇电晶体的通道宽度对该下拉电晶体的通道 宽度的比是大于约0.8。 9.一种半导体元件,其包含: 一基板; 一SRAM元件于该基板中; 一SRAM记忆胞于该SRAM元件中,其中该SRAM记忆胞包含 : 一记忆胞区域,其包含一N井区和一P井区,其中该P 井区占据少于约65%的该记忆胞区域; 复数个n-型金氧半电晶体于该P井区中,该n-型金氧 半电晶体之主动区的总面积系少于约25%的该记忆 胞区域; 复数个p-型金氧半电晶体于该N井区中;及 复数个金属层间介电层覆盖在该基板上,该些金属 层间介电层中至少一层的介电常数少于约3,且该 些金属层间介电层含有金属导线于其中。 10.如申请专利范围第9项所述的半导体元件,更包 含一深N井区,其中该深N井区围绕该SRAM元件,更包 含实质上无硼之一层间介电层,其介于该基板和该 金属层间介电层之间。 11.如申请专利范围第10项所述的半导体元件,其中 该层间介电层包含磷矽玻璃(PSG)层。 12.如申请专利范围第9项所述的半导体元件,更包 含覆盖在该金属层间介电层上之一聚亚醯胺层,其 中该聚亚醯胺层的厚度少于约20微米。 13.如申请专利范围第9项所述的半导体元件,其中 该SRAM记忆胞更包含: 一第一反相器和一第二反相器,该第一反相器和该 第二反相器各包含: 一输入端和一输出端,其中该第一反相器之该输出 端系电性耦接到该第二反相器的该输入端,其中该 第二反相器的该输出端系电性耦接到该第一反相 器的该输入端; 一下拉电晶体,为该些N-型金氧半电晶体之一;以及 一拉昇电晶体,为该些P-型金氧半电晶体之一,其中 该拉昇电晶体的通道宽度对该下拉电晶体的通道 宽度的比是大于约0.8。 14.一种半导体元件,其包含: 一基板; 一SRAM元件于该基板中; 八电晶体(8T)双埠之一SRAM记忆胞于该SRAM元件中,其 中该SRAM记忆胞包含: 一记忆胞区域,其包含 沿着该记忆胞区域较长轴排列之一第一记忆胞间 距;以及 沿着该记忆胞区域较短轴排列之一第二记忆胞间 距,其中该第一记忆胞间距对该第二记忆胞间距的 比値是大于约3;以及 复数个覆盖在该基板上的金属层间介电层,该些金 属层间介电层中的至少一层的介电常数少于约3, 且该些金属层间介电层含有金属导线于其中。 15.如申请专利范围第14项所述的半导体元件,更包 含一深N井区,其中该深N井区围绕该SRAM元件,更包 含实质上无硼的一层间介电层介于该基板和该金 属层间介电层之间。 16.如申请专利范围第14项所述的半导体元件,更包 含覆盖在该SRAM元件上的一聚亚醯胺层,其中该聚 亚醯胺层的厚度少于约20微米。 17.如申请专利范围第14项所述的半导体元件,其中 该SRAM记忆胞更包含: 一记忆胞区域,其包含一N井区和一P井区,其中该P 井区占据少于约65%的该记忆胞区域; 复数个n-型金氧半电晶体于该P井区中,该n-型金氧 半电晶体之主动区的总面积系少于约25%的该记忆 胞区域;以及 复数个p-型金氧半电晶体于该N井区中。 18.如申请专利范围第14项所述的半导体元件,其中 该SRAM记忆胞更包含: 一第一反相器和一第二反相器,该第一反相器和该 第二反相器各包含: 一输入端和一输出端,其中该第一反相器之该输出 端系电性耦接到该第二反相器的该输入端,其中该 第二反相器的该输出端系电性耦接到该第一反相 器的该输入端 一下拉电晶体,为该些N-型金氧半电晶体之一;以及 一拉昇电晶体,为该些P-型金氧半电晶体之一,其中 该拉昇电晶体的通道宽度对该下拉电晶体的通道 宽度的比是大于约0.8。 19.如申请专利范围第14项所述的半导体元件,其中 该SRAM记忆胞更包含: 一第一通闸元件、一第二通闸元件、一第三通闸 元件、和一第四通闸元件; 一第一埠和一第二埠,该第一埠和该第二埠分别包 含一位元线和一互补位元线,其中该第一埠的位元 线系电性连接到该第一通闸元件,其中该第一埠的 互补位元线系电性连接到该第二通闸元件,其中该 第二埠的位元线系电性连接到该第一通闸元件,及 其中该第二埠的互补位元线是电性连接到该第二 通闸元件;以及 一Vss导线和一Vcc导线,其中该Vss导线屏蔽了各位元 线分别与该第一埠和该第二埠中的互补位元线之 间的耦接,以及该第一埠中的该位元线和该第二埠 中的该位元线系被该Vcc导线所屏蔽。 20.如申请专利范围第14项所述的半导体元件,其中 该SRAM记忆胞更包含: 一第一通闸元件、一第二通闸元件、一第三通闸 元件、和一第四通闸元件; 一读取部,其包含: 一读取部位元线; 一第一读取电晶体; 一第二读取电晶体,其中该第一读取电晶体和该第 二读取电晶体形成串联电晶体;以及 一读取部字元线,其中该第一读取电晶体的闸极系 电性连接到该读取部字元线; 一写入部,其包含: 一第一反相器,其中该第二读取电晶体的一闸极系 电性连接到该第一反相器的一输入端闸极; 一写入部位元线;以及 一写入部互补位元线;以及 一Vss导线和一Vcc导线,其中系藉由该Vcc导线来屏蔽 该写入部位元线与该写入部互补位元线之间的耦 接,以及藉由该Vss导线来屏蔽该读取部位元线和该 写入部位元线之间的耦接。 图式简单说明: 第1图是6T-SRAM记忆胞的概图,其系依照本发明第一 实施例; 第2图是6T-SRAM电晶体结构和M1层的平面图,其系依 照本发明第一实施例; 第3图是依照本发明第一实施例之M1、M2和M3层的平 面图; 第4图是依照本发明第二实施例之M1、M2和M3层的平 面图; 第5a图是本发明第三实施例之截面图; 第5b图是依照第三实施例之电晶体平面图; 第6图是SRAM记忆胞阵列的一部分平面图,其系依照 本发明之一实施例; 第7图是依照第四实施例之平面图; 第8图是依照第五实施例之概图; 第9图是依照第五实施例之平面图; 第10图是依照第六实施例之第一平面图;及 第11图是依照第六实施例之第二平面图。 |
