具有多阶快取架构之处理模组

摘要

本发明提供一种具有多阶快取架构之处理模组，该处理模组具有：一处理器；一个一阶快取，耦接至该处理器，用来为该处理器快取资料，其中该一阶快取具有至少一个一阶快取范围；一个二阶快取，耦接至该一阶快取，用来为该处理器快取资料，其中该二阶快取具有至少一个二阶快取范围，以及该一阶快取范围与该二阶快取范围系彼此互斥；以及一记忆体介面，耦接至该一阶快取与该二阶快取，用来于该一阶快取与一记忆体之间传输资料以及用来于该二阶快取与该记忆体之间传输资料。