双执行緖处理器

摘要

本发明提供一种管线处理器架构、处理及方法。在一实施中，提供一处理器，其包括一指令提取单元，用于提取关于复数处理器执行绪之提取指令、一回应于该指令提取单元的解码器、回应于该解码器之发出逻辑、及一包括有对应于该复数处理器执行绪的复数记忆库之暂存器档案。每个记忆库系用于储存关连于一相对应处理器执行绪之资料。该处理器可包括一组对应于每个复数处理器执行绪之暂存器。在一组当中的每一暂存器系位于该处理器的一管线阶段之前或之后。