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Die Erfindung betrifft ein Halbleiterspeichersystem und einen Halbleiterspeicherchip, bei denen eine serielle Übertragung von Daten-, Befehls- und Adresssignalen in Form von Signalframes in Übereinstimmung mit einem vorgegebenen Protokoll zwischen einem Speichercontroller und dem Halbleiterspeicherchip stattfindet. In einem Empfangssignalweg innerhalb des Halbleiterspeicherchips (1) ist nach einer Empfangsschnittstelleneinrichtung (2) ein Framedecoder (3) zur Decodierung der Signalframes und zwischen dem Framedecoder und einem Speicherkern (5) eine Zwischenspeichereinrichtung (4) angeordnet, die ein eine Vielzahl Speicherzellen umfassendes Zellenarray (10) und eine durch vom Framedecoder (3) aus vom Speichercontroller gelieferten Befehls- und/oder Schreibsignalframes decodierte Adresssignale beaufschlagte Adressier- und Selektorschaltung (11-14) zur Adressierung des Zellenarrays (10) und zur Auswahl der in das letztere einzuschreibenden und aus dem letzteren auszulesenden Schreibdaten aufweist.
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