| 主权项 |
1.一种半导体装置之制造方法,该半导体装置系以 使用电晶体之记忆体构成辨识号码,其特征在于, 具有: 在半导体基板表面,形成多数成为上述电晶体之构 成要素之导电领域之制程; 在多数上述导电领域上部形成绝缘膜之制程; 为了获得上述辨识号码,在多数上述导电领域上之 上述绝缘膜,使用电子线描绘法选择性形成接触孔 之制程;以及, 经由上述接触孔,形成连接到上述导电膜领域之配 线之制程。 2.一种半导体装置之制造方法,该半导体装置系由 使用多数电晶体之记忆体识别辨识号码,其特征在 于,具有: 在半导体基板之表面,形成多数之上述电晶体之源 极领域及汲极领域之制程; 覆盖多数之上述源极领域及汲极领域形成绝缘膜 之制程; 使用电子线描绘法在上述电晶体上之绝缘膜形成, 对应以上述记忆体记忆之'1'、'0'选择有无之接触 孔之制程;及 在具有上述接触孔之绝缘膜上形成配线层之制程 。 3.一种半导体装置之制造方法,该半导体装置系由 使用多数电晶体之记忆体识别辨识号码,其特征在 于,具有: 在半导体基板之表面,形成多数之上述电晶体之源 极领域及汲极领域之制程; 覆盖多数之上述源极领域及汲极领域形成第1绝缘 膜之制程; 在具有连接于上述多数源极领域及汲极领域之接 触孔的上述第1绝缘膜上形成第1配线的制程; 在包含上述第1配线之表面形成第2绝缘膜的制程; 使用电子线描绘法在上述第2绝缘膜中形成,对应 以上述记忆体记忆之'1'、'0'选择有无之贯通孔之 制程;及 在上述第2绝缘膜上形成经由上述贯通孔连接于上 述第1配线的第2配线之制程。 4.如申请专利范围第3项之半导体装置之制造方法, 其中,上述电晶体系NMOS电晶体。 5.如申请专利范围第3项之半导体装置之制造方法, 其中,上述半导体装置具有送受信电路。 6.如申请专利范围第3项之半导体装置之制造方法, 其中,上述记忆体系仅读记忆体。 7.如申请专利范围第3项之半导体装置之制造方法, 其中,上述半导体装置备有,用以读出上述记忆体 之内容之计数器及解码电路。 8.如申请专利范围第3项之半导体装置之制造方法, 其中,另具有:之后,于上述半导体基板上形成接收 微波用之线圈的制程,上述线圈系形成在上述半导 体基板被分离而形成之各半导体晶片。 9.如申请专利范围第3项之半导体装置之制造方法, 其中,上述半导体装置之平面长边尺寸系在0.5mm以 下。 10.如申请专利范围第3项之半导体装置之制造方法 ,其中,另具有:之后,于上述半导体基板上形成接收 微波用之线圈的制程,上述线圈系以铝或铜形成。 11.如申请专利范围第3项之半导体装置之制造方法 ,其中,另具有:之后,于上述半导体基板上形成接收 微波用之线圈的制程,上述线圈具有多层配线构造 。 12.如申请专利范围第8项之半导体装置之制造方法 ,其中,上述晶片之平面长边尺寸较上述半导体基 板之开始制造时之厚度为小。 13.如申请专利范围第3项之半导体装置之制造方法 ,其中另具有: 从上述半导体基板之背面侧去除,将其薄膜化之制 程;以及, 将上述半导体装置分离成晶片状之制程。 14.如申请专利范围第3项之半导体装置之制造方法 ,其中另具有: 此后,将上述半导体装置固定在带子,使用设在上 述半导体装置之测试端子检查电气特性之制程。 15.如申请专利范围第3项之半导体装置之制造方法 ,其中具有: 将上述半导体装置搭载于安装基体之制程;以及, 此后,将上述安装基体黏贴在带子,封装于收容箱 之制程。 16.如申请专利范围第3项之半导体装置之制造方法 ,其中具有: 此后,将上述半导体装置漉进纸张之制程。 17.如申请专利范围第3项之半导体装置之制造方法 ,其中具有: 经由上述贯通孔,在上述绝缘膜上形成连接到上述 导电膜领域之配线之制程, 上述选择性形成接触孔之制程,和形成周边电路所 使用之贯通孔之制程呈连续地被进行。 18.一种半导体装置之制造方法,其特征在于,具有: 在半导体基板表面,形成多数成为上述电晶体之构 成要素之导电领域之制程; 在多数上述导电领域上部形成第1绝缘膜之制程; 在第1绝缘膜上形成连接到上述导电领域之第1配 线之制程, 在包含第1配线之面形成第2绝缘膜之制程; 为了形成构成辨识号码之记忆体,在第2绝缘膜,使 用电子线描绘法选择性形成接触孔之制程;以及, 经由上述接触孔,在第2绝缘膜上形成连接到第1配 线之第2配线之制程。 19.一种半导体装置,其特征为具有: 用于记忆N位元之辨识号码的半导体记忆体;及 用于传送上述N位元之辨识号码的耦合于上述半导 体记忆体的天线; 介由包含于上述半导体记忆体之电晶体之上所形 成绝缘膜,于上述电晶体以连接配线用之贯通孔之 有无来记忆N位元之辨识号码。 20.如申请专利范围第19项之半导体装置,其中 上述贯通孔,系形成于使用电子射束进行电子线照 射之部分。 21.如申请专利范围第19项之半导体装置,其中 另具有预充电电路, 上述电晶体为,依贯通孔之有无来控制使用上述预 充电电路进行电荷之充/放电的NMOS电晶体。 22.如申请专利范围第21项之半导体装置,其中 上述半导体记忆体具有第1共通配线及第2共通配 线, 上述NMOS电晶体之汲极耦合于上述第1共通配线,另 外在具有贯通孔情况下,上述NMOS电晶体之源极系 耦合于上述第2共通配线。 23.如申请专利范围第22项之半导体装置,其中 另具有解码电路, 上述预充电电路系将电荷暂时储存于上述第1共通 配线, 上述解码电电路使上述NMOS电晶体动作而选择上述 NMOS电晶体之源极之导通或非导通于接地,另外,上 述N位元辨识号码系依上述第1共通配线之电压位 准被输出。 24.如申请专利范围第19项之半导体装置,其中 另具有解调器, 上述解调器,系解调上述天线接收之信号而取出时 脉信号,另外,上述N位元辨识号码系依上述时脉信 号依每一位元被读出。 25.如申请专利范围第19项之半导体装置,其中 另具有解调器及计数器, 上述解调器,系解调上述天线接收之信号而取出时 脉信号, 上述计数器系分割上述时脉信号而输出分割之信 号,另外,上述N位元之辨识号码依上述分割信号之 下降边缘被输出。 26.如申请专利范围第19项之半导体装置,其中 另具有解调器及计数器, 上述解调器,系解调上述天线接收之信号而取出时 脉信号, 上述计数器系分割上述时脉信号而输出分割之信 号,另外,上述N位元之辨识号码依上述分割信号,依 每一位元被读出。 27.一种半导体装置,其特征为具有: 用于记忆N位元之辨识号码的半导体记忆体; 解调器; 用于传送上述N位元之辨识号码的耦合于上述半导 体记忆体的天线;及 计数器; 介由包含于上述半导体记忆体之电晶体之上所形 成绝缘膜,于上述电晶体以连接配线用之接触孔之 有无来记忆N位元之辨识号码, 上述解调器,系解调上述天线接收之信号而取出时 脉信号, 上述计数器系分割上述时脉信号而输出分割之信 号,另外,上述N位元之辨识号码依上述分割信号之 下降边缘被输出。 28.如申请专利范围第27项之半导体装置,其中 上述接触孔,系形成于使用电子射束进行电子线照 射之部分。 29.如申请专利范围第27项之半导体装置,其中 另具有预充电电路, 上述电晶体为,依接触孔之有无来控制使用上述预 充电电路进行电荷之充/放电的NMOS电晶体。 30.如申请专利范围第29项之半导体装置,其中 上述半导体记忆体具有第1共通配线及第2共通配 线, 上述NMOS电晶体之汲极耦合于上述第1共通配线,另 外在具有接触孔情况下,上述NMOS电晶体之源极系 耦合于上述第2共通配线。 31.如申请专利范围第30项之半导体装置,其中 另具有解码电路, 上述预充电电路系将电荷暂时储存于上述第1共通 配线, 上述解码电电路使上述NMOS电晶体动作而选择上述 NMOS电晶体之源极之导通或非导通于接地,另外,上 述N位元辨识号码系依上述第1共通配线之电压位 准被输出。 32.如申请专利范围第27项之半导体装置,其中 上述半导体记忆体之平面长边尺寸为0.5mm以下。 33.如申请专利范围第27项之半导体装置,其中 上述天线系以单晶片形成于上述半导体记忆体上 。 图式简单说明: 第1图系说明本发明之半导体装置之第1实施形态 之电路架构图。 第2图系说明第1实施形态所使用之记忆体用之电 路图。 第3图系说明第1实施形态之电路之动作波形用之 波形图。 第4图系说明第1实施形态所使用之记忆体之构造 用之平面图。 第5图系说明第1实施形态所使用之记忆体之构造 用之截面图。 第6图系说明本发明第1实施形态之半导体晶片用 之架构图。 第7图系说明从本发明第1实施形态之晶圆分离之 半导体晶片用之图。 第8图系说明本发明之第2实施形态之图。 第9图系说明本发明之第3实施形态之图。 第10图系说明本发明第3实施形态之半导体晶片之 安装用之图。 第11图系说明本发明之第4实施形态之图。 第12图系说明本发明之第5实施形态之图。 |
