藉由执行二层次推测之记忆体潜伏时间降低方法

摘要

一多处理器系统包含多个处理单位（CPU, Central Processing Unit)，藉着一个系统汇派排互相连接。每个CPU包含一个快取控制器，以和其快取沟通；和一个主记忆体控制器，以和其主记忆体沟通。在一个CPU中有一个快取未中，该快取控制器将对主记忆体的位址请求，经由该CPU主接发送到该主记忆体，作为一个推测性请求，而不存取该系统汇流排，并且发送该位址请求到该系统汇流排，以促进资料的一致性。该推测性请求被排队在该主记忆体控制器中，其再从一个特定的主记忆体位址取得推测性资料。该CPU监视该系统汇流排中请求主记忆体该特定的资料一个随后交易。若此请求该特定资料的随后交易是一个读取交易，其对应到一个推测性位址请表，该推测性请求被确定，且变为非推测性。另一方面，若请求此特定资料的此随后的交易是一个写入请求，则此推测性请求被请取消。

主权项

1.一种多处理器系统中之资料的处理方法,该方法 包含: 产生一个对主记忆体的位址请求,以回应一个快取 未中; 将该位址请求直接从该快取送到该主记忆体,作为 一个推测性请求; 发送该位址请求到一个系统滙流排; 接收来自该系统滙流排的一个随后的位址请求; 比较该随后的位址请求和该推测性请求; 若该随后的请求是一个读取交易,选择性的确定该 推测性请求,以回应该比较步骤;和 若该随后的请求是一个写入交易,选择性的取消该 推测性请求,以回应该比较步骤。 2.如申请专利范围第1项的多处理器系统中之资料 的处理方法,更包含: 发送该推测性请求到该主记忆体以取得对应资料 。 3.如申请专利范围第1项的多处理器系统中之资料 的处理方法,其中藉着确定一个或一个以上的有效 位元,确定该推测性请求,以回应该比较步骤。 4.如申请专利范围第1项的多处理器系统中之资料 的处理方法,更包含: 将该推测性请求排队在该主记忆体的一个记忆体 读取伫例。 5.如申请专利范围第1项的多处理器系统中之资料 的处理方法,更包含: 从该系统滙流排取得窥探资讯,该资讯由该系统中 之一个或一个以上的中央处理单元提供;和 选择性的取消该推测性请求,以回应该窥探资讯。 6.一种多处理器系统中之资料的处理方法,该方法 包含: 在该系统的多个中央处理单元中被选定的一个,产 生对一个主记忆体的一个位址请求,以回应一个快 取未中; 将来自该快取的该位址请求,经由该被选定的中央 处理单元,直接发送到该主记忆体,作为一个推测 性请求; 经由在多个中央处理单元间连接的一个系统滙流 排,发送该位址请求到该多个中央处理单元; 接收来自该系统滙流排一个随后的请求到该被选 定的中央处理单元; 若该随后的请求是为回应该快取未中的该位址请 求,确定该推测性请求;和 若该随后的请求是对该推测性请求指定的一个位 址的一个写入请求,取消该推测性请求。 7.如申请专利范围第6项的多处理器系统中之资料 的处理方法,更包含: 将该推测性请求排队在该主记忆体的一个记忆体 读取伫列中。 8.如申请专利范围第6项的多处理器系统中之资料 的处理方法,更包含: 发送该推测性请求到该主记忆体,以取得对应资料 。 9.如申请专利范围第8项的多处理器系统中之资料 的处理方法,更包含: 将该对应资料储存在一个资料缓冲器中,直到被窥 探资讯确定。 10.一种电脑系统中之资料的处理方法,该方法包含 : 产生对一个主记忆体的一个位址请求,以回应一个 快取未中; 从该快取发送该位址请求到一个系统滙流排,作为 一个交易,以促进该系统滙流排上资料的一致性; 发送该位址请求直接到该主记忆体,作为一个推测 性请求; 将该推测性请求排队在该主记忆体中,用以从该主 记忆体取得推测性资料; 监视该系统滙流排中对应到该推测性请求的该交 易;和 若对应到该推测性请求的该交易是一个写入交易, 取消该推测性请求。 11.如申请专利范围第10项的电脑系统中之资料的 处理方法,更包含: 若对应到该推测性请求的该交易是一个读取交易, 确定该推测性请求。 12.如申请专利范围第10项的电脑系统中之资料的 处理方法,更包含: 从该系统滙流排取得窥探资讯,该资讯由该系统中 一个或一个以上的中央处理单元提供;和 选择性的取消该推测性请求,以回应该窥探资讯。 13.一种电脑系统,具有连接到一个系统滙流排的多 个中央处理单元,每个中央处理单元连接到一个关 联的主记忆体,该电脑系统包含: 一快取; 一快取控制器,连接到该快取和该系统滙流排; 一主记忆体控制器,连接到该主记忆体和该快取控 制器, 其中该快取控制器为回应一个快取未中,将一个位 址请求从该快取直接发送到该主记忆体控制器,作 为一个推测性读取请求,而不存取该系统滙流排, 该主记忆体控制器之后利用从该系统滙流排取得 的资料一致性资讯,确定该推测性读取请求。 14.如申请专利范围第13项的电脑系统,其中该位址 请求包含一个交易识别资料,其指示该多个中央处 理单元中发送该位址请求的该个。 15.如申请专利范围第13项的电脑系统,其中该推测 性读取请求包含一个或一个以上的有效位元,该有 效位元指示该推测性读取请求是否被该资料一致 性资讯确定。 16.如申请专利范围第13项的电脑系统,其中该主记 忆体控制器更包含: 一记忆体读取伫列,以将该推测性读取请求排队。 17.如申请专利范围第16项的电脑系统,其中该记忆 体读取伫列包含: 一关联记忆体部分,用以储存对该主记忆体的对应 位址请求的实体位址;和 一随机存取记忆体部分,用以储存一个或一个以上 的有效位元,该有效位元指示对应的位址请求是否 为推测性请求。 18.如申请专利范围第13项的电脑系统,其中该快取 包含一外部快取。 19.如申请专利范围第13项的电脑系统,其中该主记 忆体控制器更包含: 一写入位址伫列,以储存写入请求。 20.如申请专利范围第13项的电脑系统,其中该主记 忆体控制器更包含: 一输出资料缓冲器,用以缓冲从该主记忆体取得的 推测性资料,以回应该推测性读取请求。 图式简单说明: 图1系一习知多处理器电脑系统的方块略图。 图2系一方块略图,其为图一中的此电脑系统的一 CPU方块。 图3系一多处理器电脑系统的方块略图,此电脑系 统使用根据本实施例的CPU方块。 图4系图3中的电脑系统的一个CPU方块的方块略图, 其根据本发明的一实施例。 图5A、图5B系根据本发明的一实施例的流程图,说 明图4中的系统的操作。