| 主权项 |
1.一种半导体积体电路装置之特征在于包含:柱列, 其系以交互铺满一方向之状态,配置多数半导体柱 与绝缘体柱者: 多数非挥发性记忆元件,其系分别设于前述多数半 导体柱,而在沿着前述半导体柱之前述一方向之侧 面介着含有电子俘获膜之闸极绝缘膜设有控制闸 极,在前述半导体柱之上面部设有汲极区域,且在 前述半导体柱之底面部设有源极区域者;及 配线,其系包含前述多数非挥发性记忆元件之各控 制闸极,且沿着前述柱列之前述一方向被设置于沿 着前述一方向之侧面者。 2.如申请专利范围第1项之半导体积体电路装置,其 中 前述电子俘获膜为离散地蓄积电荷之膜者。 3.如申请专利范围第1项之半导体积体电路装置,其 中 前述闸极绝缘膜为包含由前述半导体柱之侧面依 次叠层之矽氧化膜、以及作为前述电子俘获膜之 矽氮化膜及矽氧化膜之叠层膜者。 4.如申请专利范围第1项之半导体积体电路装置,其 中 前述闸极绝缘膜为自前述半导体柱之侧面起依序 包含矽氧化膜、以及含有前述电子俘获膜及矽氧 化膜之叠层膜;前述电子俘获膜系包含未导入杂质 之多晶矽膜、以及矽氮化膜者。 5.如申请专利范围第1项之半导体积体电路装置,其 中 前述电子俘获膜为包含未导入杂质之多晶矽粒之 膜者。 6.如申请专利范围第1项之半导体积体电路装置,其 中 前述闸极绝缘膜为包含由前述半导体柱之侧面依 次叠层之矽氧化膜、以及作为电子俘获膜之金属 氧化膜及矽氧化膜之叠层膜者。 7.如申请专利范围第1项之半导体积体电路装置,其 中 设于前述多数半导体柱之各其上面部之多数汲极 区域系被前述绝缘体柱所互相分离者。 8.如申请专利范围第1项之半导体积体电路装置,其 中 前述绝缘体柱系到达前述源极区域者。 9.如申请专利范围第1项之半导体积体电路装置,其 中 前述多数半导体柱系被前述绝缘体柱所互相绝缘 分离者。 10.如申请专利范围第1项之半导体积体电路装置, 其中 前述控制闸极系由未导入杂质之多晶矽膜所形成 者。 11.如申请专利范围第1项之半导体积体电路装置, 其中 设于前述多数半导体柱之各其底面部之多数源极 区域系由沿着前述半导体柱之排列方向延伸之半 导体区域之一部分所构成者。 12.如申请专利范围第1项之半导体积体电路装置, 其中 前述柱列系在与前述一方向成直交之方向,以特定 间隔被配置成多数个者。 13.如申请专利范围第1项之半导体积体电路装置, 其中 前述多数半导体柱之各半导体柱包含2个非挥发性 记忆元件, 前述2个非挥发性记忆元件中,一方之非挥发性记 忆元件系将其通道形成区域设于前述半导体柱之 互相相向之2个侧面中之一方侧面,他方之非挥发 性记忆元件系将其通道形成区域设于前述2个侧面 中之他方侧面者。 14.一种半导体积体电路装置,其特征在于:在半导 体区域内包含源极区域、汲极区域、与夹于前述 源极区域、前述汲极区域之通道形成区域、及控 制闸极之可藉电性方式写入之非挥发性记忆元件 中,在四角柱状之半导体柱之相向之侧面配置独立 之2个前述通道形成区域,连接于前述2个通道形成 区域之前述汲极区域形成于前述四角柱状之半导 体柱之上部,在与前述通道形成区域相邻之侧面部 配置元件分离区域,在前述通道形成区域与前述控 制闸极之间包含第一绝缘膜,在前述第一绝缘膜上 包含非导电性之电荷俘获膜,在前述非导电性之电 荷俘获膜上包含第二绝缘膜者。 15.如申请专利范围第14项之半导体积体电路装置, 其中 将前述源极区域设定于接地电位,利用将适当之正 电位施加至前述汲极区域及前述控制闸极,使前述 通道形成区域通电,植入在前述汲极区域附近所产 生之热电子,使其被前述非导电性之电荷俘获膜所 俘获,藉以施行写入, 将适当之负电位施加至前述控制闸极,将适当之正 电位施加至前述汲极区域,利用流通于前述第一绝 缘膜中之隧道电流,将被前述非导电性之电荷俘获 膜所俘获之电子引导至前述半导体区域,藉以施行 消除者。 16.如申请专利范围第14项之半导体积体电路装置, 其中 前述第一绝缘膜为矽氧化膜,前述非导电性之电荷 俘获膜为矽氮化膜,前述第二绝缘膜为矽氧化膜者 。 17.如申请专利范围第14项之半导体积体电路装置, 其中 前述第一绝缘膜为矽氧化膜,前述非导电性之电荷 俘获膜为金属氧化膜,前述第二绝缘膜为矽氧化膜 者。 18.一种半专体积体电路装置,其特征在于:在半导 体区域内包含源极区域、汲极区域、及夹于前述 源极区域与前述汲极区域之通道形成区域、及控 制闸极之可藉电性方式写入之非挥发性记忆元件 中,在四角柱状之半导体柱之相向之侧面配置独立 之2个前述通道形成区域,连接于前述2个通道形成 区域之前述汲极区域形成于前述四角柱状之半导 体柱之上部,在与前述通道形成区域相邻之侧面部 配置元件分离区域,在前述通道形成区域与前述控 制闸极之间包含第一绝缘膜,在前述第一绝缘膜上 包含半导体膜,在前述半导体膜上包含非导电性之 电荷俘获膜,在前述非导电性之电荷俘获膜上包含 第二绝缘膜,并主要在前述半导体膜与非导电性之 电荷俘获膜之界面电荷俘获准位施行电子俘获者 。 19.如申请专利范围第18项之半导体积体电路装置, 其中 将前述源极区域设定于接地电位,利用将适当之正 电位施加至前述汲极区域及前述控制闸极,使前述 通道形成区域通电,植入在前述汲极区域附近所产 生之热电子,并主要在前述半导体膜与前述非导电 性之电荷俘获膜之电荷俘获准位施行电子俘获,藉 以施行写入, 将适当之负电位施加至前述控制闸极,将适当之正 电位施加至前述汲极区域,利用流通于前述半导体 膜及前述第一绝缘膜中之隧道电流,将被俘获之电 子引导至前述半导体区域,藉以施行消除者。 20.如申请专利范围第18项之半导体积体电路装置, 其中 前述第一绝缘膜为矽氧化膜,前述半导体膜为多晶 矽膜,前述非导电性之电荷俘获膜为矽氮化膜,前 述第二绝缘膜为矽氧化膜者。 21.如申请专利范围第18项之半导体积体电路装置, 其中 前述第一绝缘膜为矽氧化膜,前述半导体膜为多晶 矽膜,前述非导电性之电荷俘获膜为金属氧化膜, 前述第二绝缘膜为矽氧化膜者。 22.一种半专体积体电路装置之制造方法,其特征在 于至少包含以下工序:在半导体基板上交互形成条 带状之沟型元件分离区域与半导体活性区域,以在 与前述条带状之沟型元件分离区域及半导体活性 区域成直交之方向形成条带状之光阻膜图案为掩 罩,接续在前述半导体活性区域之蚀刻之后,蚀刻 前述沟型元件分离区域,以形成四角柱状之半导体 柱、及四角柱状之元件分离区域; 在前述四角柱状之半导体柱之相对的两个侧面部 形成通道形成区域,在前述通道形成区域之上部沉 积第一氧化膜、氮化膜、及第二氧化膜之叠层膜 后,形成导电膜之侧间膈膜构成之字元线;及 在前述四角柱状之半导体柱之上部形成汲极区域 。 23.一种半导体积体电路装置之制造方法,其特征在 于至少包含以下工序:在半导体基板上交互形成条 带状之沟型元件分离区域与半导体活性区域,以在 与前述条带状之沟型元件分离区域及半导体活性 区域成直交之方向形成条带状之光阻膜图案为掩 罩,接续在前述半导体活性区域之蚀刻之后,蚀刻 前述沟型元件分离区域,以形成四角柱状之半导体 柱、及四角柱状之元件分离区域; 在前述四角柱状之半导体柱之相对的两个侧面部 形成通道形成区域,在前述通道形成区域之上部沉 积第一氧化膜、多晶矽膜、氮化膜、及第二氧化 膜之叠层膜后,形成导电膜之侧间膈膜构成之字元 线;及 在前述四角柱状之半导体柱之上部形成汲极区域 。 24.一种半导体积体电路装置之制造方法,其特征在 于包含:导电膜形成工序,其系以覆盖条带状之突 起状岛区域方式形成导电膜者;及 配线与接触区域形成工序,其系使用覆盖前述突起 状岛区域、其侧面及接触区域之掩罩,对前述导电 膜施以异方性蚀刻而在前述突起状岛区域之侧面 形成配线,且形成与前述配线成一体化之接触区域 者。 25.如申请专利范围第24项之半导体积体电路装置 之制造方法,其中 前述配线形成工序系整合于前述突起状岛区域之 侧面而形成非挥发性记忆元件之控制闸极之工序 者。 26.一种半导体积体电路装置之制造方法,其特征在 于:其系制造包含下述构件之半导体积体电路之方 法:非挥发性记忆元件,其系形成于半导体基板之 主面之第一区域者;及周边电路用电晶体,其系形 成于异于前述半导体基板之主面之第一区域之第 二区域者; 该制造方法包含下述工序:突起状岛区域形成工序 ,其系在前述半导体基板之主面之第一区域形成带 状之突起状岛区域者; 导电膜形成工序,其系以覆盖前述突起状岛区域之 方式,于前述半导体基板主面之第一区域及第二区 域形成导电膜者;及 配线及闸极形成工序,其系使用覆盖前述突起状岛 区域、其侧面及接触区域,以及前述半导体基板之 第二区域之掩罩,对前述导电膜施以异方性蚀刻, 而在前述突起状岛区域之侧面形成包含前述非挥 发性记忆元件之控制闸极之配线,并在前述半导体 基板主面之第二区域形成前述周边电路用电晶体 之闸极者。 27.一种半导体积体电路装置之制造方法,其特征在 于包含:导电膜形成工序,其系以覆盖前述条带状 突起状岛区域之方式形成导电膜者; 配线形成工序,其系对前述导电膜施以异方性蚀刻 ,而在前述突起状岛区域之侧面形成配线者;及 除去工序,其系除去前述配线之一部分之工序者; 前述突起状岛区域系于与沿着前述突起状岛区域 之延伸方向之第一方向正交之第二方向上配置多 数个, 前述除去配线之一部分之工序,系使用开口部跨越 前述相邻之突起状岛区域之掩罩,除去前述开口部 中之前述配线之工序。 28.如申请专利范围第27项之半导体积体电路装置 之制造方法,其中 前述配线形成工序系整合于前述突起状岛区域之 侧面而形成非挥发性记忆元件之控制闸极之工序 者。 29.一种半导体积体电路装置之制造方法,其特征在 于:其系制造包含下述构件之半导体积体电路装置 之方法:突起状岛区域,其系包含位于互相相反侧 之第一侧面及第二侧面者; 第一非挥发性记忆元件,其系在前述突起状岛区域 之第一侧面介着绝缘膜设有控制闸极者;及 第二非挥发性记忆元件,其系在前述突起状岛区域 之第二侧面介着绝缘膜设有控制闸极者; 该制造方法包含下述工序:配线形成工序,其系对 以覆盖前述条带状突起状岛区域方式形成之导电 膜施以异方性蚀刻,而在前述突起状岛区域之周围 形成包含前述第一及第二非挥发性记忆元件之控 制闸极之配线者;及 除去及分离工序,其系除去前述配线之一部分而使 前述第一非挥发性记忆元件之控制闸极与前述第 二非挥发性记忆元件之控制闸极电性分离之工序 者。 30.如申请专利范围第22项之半导体积体电路装置 之制造方法,其中: 第一绝缘膜形成工序,其系在四角柱状之半导体柱 上层以覆盖前述四角柱状之半导体柱之方式形成 第一绝缘膜者; 开口形成工序,其系对前述第一绝缘膜施以蚀刻而 在前述四角柱状之半导体柱上形成开口者; 第二绝缘膜形成工序,其系在含前述开口之内部之 前述第一绝缘膜上形成第二绝缘膜者; 侧壁间膈膜及连接孔形成工序,其系对前述第二绝 缘膜施以异方性蚀刻,而在前述开口之内壁形成侧 壁间膈膜,同时形成依据前述侧壁间膈膜规定之连 接孔者;及 其他导电膜形成工序,其系在前述第二绝缘膜上形 成通过前述连接孔而与前述四角柱状之半导体柱 电性连接之其他导电膜者。 31.如申请专利范围第30项之半导体积体电路装置 之制造方法,其中前述其他导电膜为在前述第二绝 缘膜上延伸之配线者。 32.如申请专利范围第2项之半导体积体电路装置, 其中前述离散地蓄积电荷之膜,系沿着前述柱行之 前述一方向。 33.一种半导体积体电路装置之制造方法,其特征在 于包含:导电膜形成工序,其系以覆盖条带状之突 起状岛区域之方式形成导电膜者; 配线形成工序,其系对前述导电膜施以异方性蚀刻 ,而在前述突起状岛区域之侧面形成配线; 除去前述配线之一部分之工序; 除去前述配线之一部分之工序系于前述突起状岛 区域之端部进行。 34.一种半导体积体电路装置之制造方法,其特征在 于包含:导电膜形成工序,其系以覆盖条带状之突 起状岛区域之方式形成导电膜者; 配线形成工序,其系对前述导电膜施以异方性蚀刻 ,而在前述突起状岛区域之侧面形成配线; 除去前述相邻之突起状岛区域间之配线之一部分 之工序; 连接于前述相邻之突起状岛区域其相对之二条配 线中之一配线之第一配线,与连接于另一配线之第 二配线,系形成于相异之配线层。 35.如申请专利范围第29项之半导体积体电路装置 之制造方法,其中前述突起状岛区域系于与沿着前 述突起状岛区域之延伸方向之第一方向正交之第 二方向上配置多数个, 前述除去配线之一部分之工序,系使用开口部跨越 前述相邻之突起状岛区域之掩罩,除去前述开口部 中之前述配线之工序, 前述除去配线之一部分之工序,系于前述突起状岛 区域之端部进行。 36.如申请专利范围第29项之半导体积体电路装置 之制造方法,其中连接于前述相邻之突起状岛区域 其相对之二条配线中之一配线之第一配线,与连接 于另一配线之第二配线,系形成于相异之配线层。 37.一种半导体积体电路装置之制造方法,其特征在 于:于条带状之突起状岛区域之侧面形成包含导电 膜之配线; 前述相邻之突起状岛区域间之配线系电分离而构 成; 连接于前述相邻之突起状岛区域其相对之二条配 线中之一配线之第一配线,与连接于另一配线之第 二配线,系形成于相异之配线层。 38.一种半导体积体电路装置之制造方法,其特征在 于:于条带状之突起状岛区域之侧面形成包含导电 膜之配线; 前述相邻之突起状岛区域间之配线于前述突起状 岛区域之端部系电分离而构成。 39.一种半导体积体电路装置之制造方法,其特征在 于包含: 于半导体基板形成沟而形成于X方向延伸之突起状 岛区域,之后以绝缘膜填埋前述沟之工序; 使用于与前述X方向正交之Y方向延伸之掩罩,对前 述突起状岛区域及前述绝缘膜蚀刻,形成包含半导 体柱及绝缘体柱之柱列之工序; 将杂质导入前述半导体柱之底面部而形成源极区 域之工序; 以覆盖前述柱列其Y方向之2个侧面之方式而形成 绝缘膜及导电膜,之后对前述导电膜进行异方性蚀 刻,于前述柱列其Y方向之侧面形成包含前述控制 闸极电极之配线之工序; 将杂质导入前述半导体柱之上面部而形成汲极区 域之工序。 图式简单说明: 图1系表示本发明之实施形态一之快闪记忆体之记 忆单元阵列部之概略构成之模式的平面图。 图2系图1之记忆单元阵列部之等效电路图。 图3系沿着图1之A-A线之模式的剖面图。 图4系图1之局部放大之模式的剖面图。 图5系沿着图1之B-B线之模式的剖面图。 图6系沿着图1之C-C线之模式的剖面图。 图7系表示本发明之实施形态一之快闪记忆体之制 造工序中之模式的平面图。 图8系沿着图7-之B-B线之模式的剖面图。 图9系接续在图7之后之快闪记忆体之制造工序中 之模式的平面图。 图10(a)系沿着图9之A-A线之模式的剖面图,图10(b)系 沿着图9之C-C线之模式的剖面图。 图11系接续在图9之后之快闪记忆体之制造工序中 之模式的平面图。 图12(a)系沿着图11之A-A线之模式的剖面图,图12(b)系 沿着图11之C-C线之模式的剖面图。 图13系接续在图11之后之快闪记忆体之制造工序中 之模式的平面图。 图14(a)系沿着图13之A-A线之模式的剖面图,图14(b)系 沿着图13之C-C线之模式的剖面图。 图15系接续在图13之后之快闪记忆体之制造工序中 之模式的剖面图。 图16系接续在图15之后之快闪记忆体之制造工序中 之模式的剖面图。 图17系接续在图16之后之快闪记忆体之制造工序中 之模式的平面图。 图18(a)系沿着图17之A-A线之模式的剖面图,图18(b)系 沿着图17之C-C线之模式的剖面图。 图19系接续在图17之后之快闪记忆体之制造工序中 之模式的剖面图。 图20系接续在图19之后之快闪记忆体之制造工序中 之模式的剖面图。 图21系接续在图20之后之快闪记忆体之制造工序中 之模式的剖面图。 图22系接续在图21之后之快闪记忆体之制造工序中 之模式的平面图。 图23系表示本发明之实施形态二之快闪记忆体中, 记忆单元阵列部之周边区域之概略构成之模式的 平面图。 图24系表示除去图23之一部分之状态之模式的平面 图。 图25系表示本发明之实施形态三之快闪记忆体之 制造工序中之模式的平面图。 图26系接续在图25之后之快闪记忆体之制造工序中 之模式的剖面图。 图27系接续在图26之后之快闪记忆体之制造工序中 之模式的剖面图。 图28系接续在图27之后之快闪记忆体之制造工序中 之模式的剖面图。 图29系接续在图28之后之快闪记忆体之制造工序中 之模式的剖面图。 图30系接续在图29之后之快闪记忆体之制造工序中 之模式的剖面图。 图31系接续在图30之后之快闪记忆体之制造工序中 之模式的剖面图。 图32系接续在图31之后之快闪记忆体之制造工序中 之模式的剖面图。 图33系接续在图32之后之快闪记忆体之制造工序中 之模式的剖面图。 图34系接续在图33之后之快闪记忆体之制造工序中 之模式的剖面图。 图35系表示本发明之实施形态四之快闪记忆体之 记忆单元阵列部之概略构成之模式的平面图。 图36(a)系沿着图35之C-C'线之模式的剖面图,图36(b) 系沿着图35之D-D'线之模式的剖面图。 图37系表示本发明之实施形态五之快闪记忆体之 概略构成之模式的平面图。 图38系表示本发明之实施形态六之快闪记忆体之 概略构成之模式的平面图。 图39系表示以往技术中,第一单元之概略构成之模 式的剖面图。 图40系表示以往技术中,第二单元之概略构成之模 式的剖面图。 图41系表示以往技术中,第三单元之概略构成之模 式的平面图。 图42系表示沿着图41所示之第三单元之闸极长方向 之模式的剖面图。 图43系表示沿着图41所示之第三单元之闸极宽方向 之模式的剖面图。 图44系表示图23及图24所示之快闪记忆体之记忆单 元阵列部之周边区域之制造工序中之模式的平面 图。 图45系接续在图44之后之制造工序中之模式的平面 图。 图46系接续在图45之后之制造工序中之模式的平面 图。 图47系接续在图46之后之制造工序中之模式的平面 图。 图48系接续在图47之后之制造工序中之模式的平面 图。 图49系接续在图48之后之制造工序中之模式的平面 图。 图50系接续在图49之后之制造工序中之模式的平面 图。 |
