| 主权项 |
1.一种静电放电保护电路,其中包含: 一第一静电侦测电路,其第一端连结至一第一输入 端,其第二端连结至一接地端,其第三端输出一第 一静电侦测信号; 一第二静电侦测电路,其第一端连结至一第二输入 端,其第二端连结至该接地端,其第三端输出一第 二静电侦测信号; 一触发电流产生电路,其第一端连结至该第一输入 端,其第二端连结至该接地端,其第三端接收该第 一静电侦测信号,其第四端接收该第二静电侦测信 号,其第五端输出一触发信号; 一侧面双载子接面电晶体,其基极接收该触发信号 ;及 一堆叠MOS电路,包含一第一NMOS、一第二NMOS以及一 第一电阻,其中该第一NMOS的汲极连结该第一输入 端以及该侧面双载子接面电晶体的集极,该第一 NMOS的闸极连结该第一电阻的第一端,该第一NMOS的 源极连结该第二NMOS的汲极,该第二NMOS的源极连结 该接地端以及该侧面双载子接面电晶体的射极,该 第二NMOS的闸极也连结该接地端,该第一NMOS与该第 二NMOS的基底也共同连结至该接地端,该第一电阻 的第二端连结该第二输入端; 其中当该第一输入端的一静电电压高于一预设値 时,该触发电流产生电路会输出该触发信号,使该 堆叠MOS电路成为一静电放电路径以排除该静电电 压。 2.如申请专利范围第1项所述之静电放电保护电路, 其中上述之触发电流产生电路包含: 一第一PMOS,该第一PMOS的汲极连结于该第一输入端, 该第一PMOS的闸极接收该第一静电侦测信号; 一第二PMOS,该第二PMOS的汲极连结于该第一PMOS的源 极,该第二PMOS与该第一PMOS的基底共同连结于该第 一输入端;及 一第三NMOS,该第三NMOS与该第二PMOS的闸极共同连结 并接收该第二静电侦测信号,该第三NMOS的汲极与 该第二PMOS的源极相连结并输出该触发信号,该第 三NMOS的基底与源极共同连结于该接地端。 3.如申请专利范围第2项所述之静电放电保护电路, 其中上述之第一静电侦测电路包含: 一第二电阻,其第一端连结于该第一输入端,其第 二端会输出该第一静电侦测信号; 一第一电容,其第一端连结于该第二电阻的该第二 端;及 一第二电容,其第一端连结于该第一电容的第二端 ,其第二端连结于该接地端。 4.如申请专利范围第3项所述之静电放电保护电路, 其中上述之第二静电侦测电路包含: 一第三电阻,其第一端连结于该第二输入端,其第 二端会输出该第二静电侦测信号;及 一第三电容,其第一端连结于该第三电阻的该第二 端,其第二端连结于该接地端。 5.如申请专利范围第4项所述之静电放电保护电路, 其中上述之第一电容、第二电容,以及第三电容是 利用金氧半场效应电晶体(MOSFET)所构成的电容。 6.如申请专利范围第5项所述之静电放电保护电路, 其中上述之侧面双载子接面电晶体为寄生双载子 接面电晶体。 7.如申请专利范围第1项所述之静电放电保护电路, 其中上述之触发电流产生电路包含一第一PMOS、一 第二PMOS、一第三PMOS、一第三NMOS、一第四NMOS,以 及一第五NMOS;其中,该第一PMOS的汲极与基底、该第 二PMOS的基底以及该第三PMOS的汲极与基底,全部连 结于该第一输入端;该第一PMOS与该第三PMOS的闸极 共同连结,并接收该第一静电侦测信号;该第一PMOS 的源极与该第二PMOS的汲极共同连结;该第三PMOS的 源极与该第四NMOS的汲极共同连结;该第二PMOS、第 三NMOS,以及第五NMOS的闸极共同连结并接收该第二 静电侦测信号;该第二PMOS的源极、该第三NMOS的汲 极,以及该第四NMOS的闸极共同连结;该第四NMOS的源 极与该第五NMOS的汲极共同连结并输出该触发信号 ;该第四NMOS与该第五NMOS的基底、该第五NMOS的源极 、该第三NMOS的基底与源极则共同连结于该接地端 。 8.如申请专利范围第7项所述之静电放电保护电路, 其中上述之第一静电侦测电路包含: 一第二电阻,其第一端连结于该第一输入端,其第 二端会输出该第一静电侦测信号; 一第一电容,其第一端连结于该第二电阻的该第二 端;及 一第二电容,其第一端连结于该第一电容的第二端 ,其第二端连结于该接地端。 9.如申请专利范围第8项所述之静电放电保护电路, 其中上述之第二静电侦测电路包含: 一第三电阻,其第一端连结于该第二输入端,其第 二端会输出该第二静电侦测信号;及 一第三电容,其第一端连结于该第三电阻的该第二 端,其第二端连结于该接地端。 10.如申请专利范围第9项所述之静电放电保护电路 ,其中上述之第一电容、第二电容,以及第三电容 是利用金氧半场效应电晶体(MOSFET)所构成的电容 。 11.如申请专利范围第10项所述之静电放电保护电 路,其中上述之侧面双载子接面电晶体为寄生双载 子接面电晶体。 12.一种静电放电保护电路,其中包含: 一第一静电侦测电路,其第一端连结至一第一输入 端,其第二端连结至一接地端,其第三端输出一第 一静电侦测信号; 一第二静电侦测电路,其第一端连结至一第二输入 端,其第二端连结至该接地端,其第三端输出一第 二静电侦测信号; 一闸极驱动电路,其第一端连结至该第一输入端, 其第二端连结至该接地端,其第三端接收该第一静 电侦测信号,其第四端接收该第二静电侦测信号, 其第五端输出一第一闸极驱动信号,其第六端输出 一第二闸极驱动信号;及 一堆叠MOS电路,包含一第一NMOS以及一第二NMOS,其中 该第一NMOS的汲极连结该第一输入端,该第一NMOS的 闸极接收该第一闸极驱动信号,该第一NMOS的源极 连结该第二NMOS的汲极,该第二NMOS的源极连结该接 地端,该第二NMOS的闸极接收该第二闸极驱动信号, 该第一NMOS与该第二NMOS的基底也共同连结至该接 地端; 其中当该第一输入端的一静电电压高于一预设値 时,该闸极驱动电路会输出该第一闸极驱动信号以 及该第二闸极驱动信号,使该堆叠MOS电路成为一静 电放电路径以排除该静电电压。 13.如申请专利范围第12项所述之静电放电保护电 路,其中上述之闸极驱动电路包含一第一PMOS、一 第二PMOS、一第三PMOS、一第一电阻以及一第三NMOS; 其中该第一PMOS的汲极与基底、该第三PMOS的汲极 与基底,以及该第二PMOS的基底共同连结于该第一 输入端;该第一PMOS与该第三PMOS的闸极共同连结并 接收该第一静电侦测信号;该第一PMOS的源极与该 第二PMOS的汲极共同连结;该第二PMOS与该第三NMOS的 闸极,以及该第一电阻的第一端共同连结,并接收 该第二静电侦测信号;该第一电阻的第二端与该第 三PMOS的源极共同连结,并输出该第一闸极驱动信 号;该第二PMOS的源极与该第三NMOS的汲极共同连结 并输出该第二闸极驱动信号;该第三NMOS的基底与 源极则共同连结至该接地端。 14.如申请专利范围第13项所述之静电放电保护电 路,其中上述之第一静电侦测电路包含: 一第二电阻,其第一端连结于该第一输入端,其第 二端会输出该第一静电侦测信号; 一第一电容,其第一端连结于该第二电阻的该第二 端;及 一第二电容,其第一端连结于该第一电容的第二端 ,其第二端连结于该接地端。 15.如申请专利范围第14项所述之静电放电保护电 路,其中上述之第二静电侦测电路包含: 一第三电阻,其第一端连结于该第二输入端,其第 二端会输出该第二静电侦测信号;及 一第三电容,其第一端连结于该第三电阻的该第二 端,其第二端连结于该接地端。 16.如申请专利范围第15项所述之静电放电保护电 路,其中上述之第一电容、第二电容,以及第三电 容是利用金氧半场效应电晶体(MOSFET)所构成的电 容。 17.如申请专利范围第12项所述之静电放电保护电 路,其中上述之闸极驱动电路包含一第一PMOS、一 第二PMOS、一第三PMOS、一第四PMOS、一第一电阻、 一第三NMOS、一第四NMOS,以及一第五NMOS;其中该第 一PMOS的汲极与基底、该第二PMOS的基底、该第三 PMOS与该第四PMOS的汲极与基底,都共同连结于该第 一输入端;该第一PMOS、第三PMOS,以及该第四PMOS的 闸极都共同连结,并接收该第一静电侦测信号;该 第四PMOS的源极与该第一电阻的第二端共同连结并 输出该第一闸极驱动信号;该第一电阻的第一端、 该第二PMOS的闸极、该第三NMOS的闸极,以及该第五 NMOS的闸极共同连结,并接收该第二静电侦测信号; 该第二PMOS的源极、该第三NMOS的汲极,以及该第四 NMOS的闸极共同连结;该第四NMOS的源极与该第五NMOS 的汲极共同连结并输出该第二闸极驱动信号;该第 三NMOS的源极与基底、该第五NMOS的源极与基底,以 及该第四NMOS的基底,都共同连结于该接地端;该第 一PMOS的源极与该第二PMOS的汲极共同连结;该第三 PMOS的源极与该第四NMOS的汲极共同连结。 18.如申请专利范围第17项所述之静电放电保护电 路,其中上述之第一静电侦测电路包含: 一第二电阻,其第一端连结于该第一输入端,其第 二端会输出该第一静电侦测信号; 一第一电容,其第一端连结于该第二电阻的该第二 端;及 一第二电容,其第一端连结于该第一电容的第二端 ,其第二端连结于该接地端。 19.如申请专利范围第18项所述之静电放电保护电 路,其中上述之第二静电侦测电路包含: 一第三电阻,其第一端连结于该第二输入端,其第 二端会输出该第二静电侦测信号;及 一第三电容,其第一端连结于该第三电阻的该第二 端,其第二端连结于该接地端。 20.如申请专利范围第19项所述之静电放电保护电 路,其中上述之第一电容、第二电容,以及第三电 容是利用金氧半场效应电晶体(MOSFET)所构成的电 容。 21.如申请专利范围第12项所述之静电放电保护电 路,其中上述之闸极驱动电路包含一第一PMOS、一 第二PMOS、一第三PMOS、一第一电阻、一第三NMOS、 一第四NMOS,以及一第四电容;其中该第一PMOS的汲极 与基底、该第二PMOS的基底、该第三PMOS的汲极与 基底,以及该第一电阻的第一端,都共同连结于该 第一输入端;该第一PMOS的闸极接收该第一静电侦 测信号;该第二PMOS与该第三NMOS的闸极共同连结并 接收该第二静电侦测信号;该第三NMOS的基底与源 极共同连结于该接地端;该第二PMOS的源极与该第 三NMOS的汲极共同连结并输出该第二闸极驱动信号 ;该第一PMOS的源极与该第二PMOS的汲极共同连结;该 第一电阻的第二端、该第三PMOS与该第四NMOS的闸 极,以及该第四电容的第一端共同连结;该第四NMOS 的基底与源极,以及该第四电容的第二端共同连结 于该第二输入端;该第三PMOS的源极与该第四NMOS的 汲极共同连结并输出该第一闸极驱动信号。 22.如申请专利范围第21项所述之静电放电保护电 路,其中上述之第一静电侦测电路包含: 一第二电阻,其第一端连结于该第一输入端,其第 二端会输出该第一静电侦测信号; 一第一电容,其第一端连结于该第二电阻的该第二 端;及 一第二电容,其第一端连结于该第一电容的第二端 ,其第二端连结于该接地端。 23.如申请专利范围第22项所述之静电放电保护电 路,其中上述之第二静电侦测电路包含: 一第三电阻,其第一端连结于该第二输入端,其第 二端会输出该第二静电侦测信号;及 一第三电容,其第一端连结于该第三电阻的该第二 端,其第二端连结于该接地端。 24.如申请专利范围第23项所述之静电放电保护电 路,其中上述之第一电容、第二电容,以及第三电 容是利用金氧半场效应电晶体(MOSFET)所构成的电 容。 图式简单说明: 第一图显示传统堆叠NMOS电路的I-V曲线图; 第二图显示一传统堆叠NMOS的电路图; 第三图显示本发明之一较佳实施例的静电放电保 护电路图; 第四图显示本发明另一较佳实施例的静电放电保 护电路图; 第五图显示本发明另一较佳实施例的静电放电保 护电路图; 第六图显示本发明另一较佳实施例的静电放电保 护电路图;及 第七图显示本发明另一较佳实施例的静电放电保 护电路图。 |
