| 主权项 |
1.一种中间码(midamble)消除的方法,其包括: a) 储存一中间码于具有一输入级(input stage)及一输 出级(output stage)的一多级移位暂存器(multi-stage shift register); b) 施用该暂存器的每一级的値至一关联乘法器( associated multiplier),藉此每一乘法器将其关联级的 中间码乘以通道响应(channel response); c) 将每一乘法器的输出分为实数部份及虚数部份; 及 d) 分别储存该实数及虚数部份。 2.根据申请专利范围第1项的方法,其更包括: (e) 以一给定方向移位在每一级的値,用以将每一 级的値向前送至乘法器,该乘法器伴随着响应( response)每一乘法操作的下一级;及 (f) 重覆步骤(b)至(d)。 3.根据申请专利范围第2项的方法,其中步骤(b)至(f) 系被重覆直到原先置于该输入级的中间码已到达 一给定级(given stage)。 4.根据申请专利范围第1项的方法,其中该实数及虚 数部份系被自一资料丛发的一中间码栏位的一给 定数目资料片段减去。 5.根据申请专利范围第1项的方法,其中该实数及虚 数部份系被自一资料丛发的一资料栏位的一给定 数目资料片段减去。 6.一种中间码消除的装置,其包括: 转移一中间码(midamble)至一多级移位暂存器(multi- stage shift register)的装置; 施用在该暂存器的每一级的値至一关联乘法( associated multiplier)器的装置,藉此每一乘法器将其 关联级(associated stage)的中间码乘以通道响应( channel response); 将每一乘法器的输出分为实数部份及虚数部份的 装置;及 分别储存该实数及虚数部份的装置。 7.根据申请专利范围第6项的装置,其更包括: 将在每一级的内容以一给定方向移位以将每一上 游级的内容向前送至一乘法器的装置,该乘法器系 伴随着下一个下游级。 8.根据申请专利范围第7项的装置,其更包括累加每 一乘法器输出。 9.根据申请专利范围第6项的装置,其更包括将该实 数及虚数部份自一资料丛发的中间码栏位的一给 定数目的资料片段减去。 10.根据申请专利范围第6项的装置,其更包括将该 实数及虚数部份自资料丛发的资料栏位的给定数 目的资料片段减去。 11.根据申请专利范围第6项的装置,其中每一个乘 法器包括: 一加法器(adder)/减法器(substractor),当一中间码内容 为一第一二进位状态时,用以分别将一通道响应( channel response)加至一总値,以及自该总値减去该通 道响应(channel response),其中一中间码内容为一第二 二进位状态; 一累加器,以将该加法器/减法器的输出加至目前 内容以提供一总値;及 一多工器,用以将该总値提供至该加法器/减法器 以进行下一个加法/减法操作。 12.根据申请专利范围第11项的装置,其更包括起始 化响应一消除操作之起始化的该累加器之装置。 13.一种从由第一及第二资料栏位及多位元中间码 所组成的一已接收资料丛发消除中间码干扰之装 置,该装置包括: 复数个处理元件(PE); 自该资料丛发得到通道响应(channel response)及中间 码的装置; 选择性地耦合该通道响应至每一个PE的装置 连续地耦合该中间码的每一个位元至每一个PE的 装置; 每一个PE包括合并每一个通道响应及每一个中间 码位元的装置; 第一及第二累加器以累加每一个通道响应的每一 个PE的输出;及 分别自该第一及第二资料栏位移除在该累加器的 每一个値的装置。 14.根据申请专利范围第13项的装置,其中每一个PE 的合并装置包括: 一加法器/减法器,以分别自提供至该加法器/减法 器的一给定値加上或减去一关联通道响应以响应 耦合至该PE的一中间码位元的一二进位状态; 一多工器,用以将该加法器/减法器的输出选择性 地耦合至第一及第二累加器其中之一;及 一多工器,以选择性地馈送该累加器其中之一的内 容以提供该给定値至该加法器/减法器。 15.根据申请专利范围第14项的装置,其更包括起始 化该累加器的装置,以提供做为消除操作准备的一 起始给定値。 16.根据申请专利范围第13项的装置,其中该通道响 应由实数及虚数成份所组成;及 每一个PE的合并装置包括第一及第二加法器/减法 器,用以分别自一给定値加上或减去该通道响应。 17.根据申请专利范围第16项的装置,其中该第一及 第二加法器/减法器分别累加实数及虚数成份。 18.根据申请专利范围第16项的装置,其中每一个加 法器/减法器选择性地处理要被个别地自第一及第 二资料栏位消除的干扰値。 图式简单说明: 第1图显示一种经传输丛发、一种通道及一种有益 于说明中间码消除必要性之已接收丛发(TDD DPCH)。 第2图为一种基地台(BS)的资料解调电路之方块图, 其包括中间码消除方块。 第3图为一种类似于第2图所示的BS电路的用户设备 (UE)的资料解调电路之方块图。 第4图为一种显示使用本发明消除演算的用于中间 码消除之电路的方块图。 第5图为一种中间码消除引擎之简略方块图。 第6图为一种更详细显示第5图处理元件的其中一 个之方块图。 第7图为一种显示中间码消除方块如何干扰系统其 他电路之方块图。 第8图为一种合并资料栏位的中间码顺序处理的图 式表示。 第9图为一种具体化本发明原则的中间码消除装置 之方块图。 第10图为有助于解释处理元件计算的说明。 第11图为有助于解释处理细目如何被处理的说明 。 第12图为有助于解释执行丛发形式2的中间码偏移 的说明。 第13图为一种显示中间码消除处理时间表的简化 图式。 第14图为一种中间码消除方法的简化流程图。 第15及16图为分别显示预先载入及预处理器状态转 换图层。 第17图为处理元件状态转换图层。 第18图为中间码偏移状态转换图层。 第19图为中间码资料封包状态转换图层。 第20图为资料输出状态转换图层。 |
